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參數(shù)資料
| 型號(hào)： | CD1284 |
| 廠商： | Intel Corp. |
| 英文描述： | IEEE 1284-Compatible Parallel Interface Controller with Two High-Speed Asynchronous Serial Ports |
| 中文描述： | 符合IEEE 1284兼容并行接口控制器兩個(gè)高速異步串行端口 |
| 文件頁數(shù)： | 117/176頁 |
| 文件大?。?/td> | 2255K |
| 代理商： | CD1284 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁當(dāng)前第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁
IEEE 1284-Compatible Parallel Interface Controller
—
CD1284
Datasheet
117
7.2.6
Transmit Data Register
The transmit data register is the port for the host to write to the transmit FIFO. When a channel is
being serviced for a transmit service request, the host can write up to 12 characters to this register.
The transmit data register should only be written during the context of a transmit-service
acknowledge. A write of data to this location at any other time yields unpredictable results.
7.2.7
Transmit Interrupt Vector Register
The value in this register is placed on the data bus, DB[7:0], when SVCACKT* is activated in
response to an active SVCREQT*. See
Section 7.4.6 on page 128
for more details on the LIVR.
0
1
1
Group 3: Received good data service request.
1
0
0
Invalid.
l
l
l
1
1
0
1
1
1
Group 3: Received exception data service request.
Register Name: TDR
Register Description: Transmit Data
Access: Write only
Bit 7
8-Bit Hex Address: 63
Default Value: 00
Bit 6
Bit 5
Bit 4
Transmit Character
Bit 3
Bit 2
Bit 1
Bit 0
IT2
IT1
IT0
Description
Register Name: TIVR
Register Description: Transmit Interrupt Vector
Access: Read only
Bit 7
Bit 6
X
X
8-Bit Hex Address: 42
Default Value: 00
Bit 5
X
Bit 4
X
Bit 3
X
Bit 2
IT2
Bit 1
IT1
Bit 0
IT0
IT2
IT1
IT0
Description
0
0
0
No transmit interrupt active.
0
0
1
Invalid.
0
1
0
Group 2: Transmit data service request.
1
1
1
Invalid.
l
l
l
1
1
1
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