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參數(shù)資料
| 型號： | CD1284 |
| 廠商： | Intel Corp. |
| 英文描述： | IEEE 1284-Compatible Parallel Interface Controller with Two High-Speed Asynchronous Serial Ports |
| 中文描述： | 符合IEEE 1284兼容并行接口控制器兩個高速異步串行端口 |
| 文件頁數(shù)： | 136/176頁 |
| 文件大小： | 2255K |
| 代理商： | CD1284 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁當(dāng)前第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁
CD1284
—
IEEE 1284-Compatible Parallel Interface Controller
136
Datasheet
7.6.10
Transmit Clock Option Register
The TCOR selects the clock source which drives the TBPR. The value in ClkSel[2:0] selects one of
five possible clocks generated from the master clock (CLK).
7.7
Channel Registers
—
Parallel Pipeline
7.7.1
Data Error Register
The bits in this read-only register indicate read/write errors involving the DMABUF register and
the Data Pipeline registers. The DataErr bit (PFSR[0]) is the logical OR of these eight Error Status
bits.
Reading this register has no effect on the error status. A write to this register clears all the bits,
which cannot be written by the user. Host software should clear this register (write x
’
00) after
completing an error service-acknowledge procedure. This bit is provided primarily as an aid to
driver software development. Data errors should never occur under normal circumstances.
This register is cleared during device reset.
Register Name: TCOR
Register Description: Transmit Clock Option
Access: Read/Write
Bit 7
Bit 6
X
X
8-Bit Hex Address: 76
Default Value: 01
Bit 5
X
Bit 4
X
Bit 3
X
Bit 2
ClkSel2
Bit 1
ClkSel1
Bit 0
ClkSel0
ClkSel2
ClkSel1
ClkSel0
Clock Selected
0
0
0
Clk0 (CLK
÷
8)
0
0
1
Clk1 (CLK
÷
32)
0
1
0
Clk2 (CLK
÷
128)
0
1
1
Clk3 (CLK
÷
512)
1
0
0
Clk4 (CLK
÷
2048)
1
0
1
Not used.
1
1
0
1
1
1
Register Name: DER
Register Description: Data Error
Access: Read only
Bit 7
DMAwrerr
8-Bit Hex Address: 33
Default Value: 00
Bit 6
Bit 5
Bufwrerr
Bit 4
Bufrderr
Bit 3
Bit 2
Bit 1
Bit 0
DMArderr
HR1wrerr
HR1rderr
HR2wrerr
HR2rderr
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