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參數(shù)資料
| 型號： | T7230A |
| 廠商： | Lineage Power |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 96/110頁 |
| 文件大?。?/td> | 752K |
| 代理商： | T7230A |
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Preliminary Data Sheet
T7230A Primary Access Framer/Controller
June 1997
92
Lucent Technologies Inc.
Register Structure
(continued)
Parameter/Control Registers
(continued)
CHI Receive Control Register (PR15)
Table 71. CHI Receive Control Register (PR15)
CHI Transmit Time-Slot Enable Registers (PR16—PR19)
These four registers define which transmit CHI time slots are enabled. A 1 enables the DX time slot. A 0 forces the
CHI transmit highway time slot to be 3-stated.
Table 72. CHI Transmit Time-Slot Enable Registers (PR16—PR19)
Receive Time-Slot Enable Registers (PR20—PR23)
These four registers define which receive CHI time slots are enabled. A 1 enables the CHI-DR time slots. A 0 dis-
ables the CHI-DR time slot and transmits the programmable idle code to the line in the corresponding time slot.
When RTSEx = 0 and RHSx = 0, then 01111111 is transmitted to the line interface. When RTSEx = 0 and RHSx =
1, then the programmable idle code in PR12 is transmitted to the line interface.
Table 73. Receive Time-Slot Enable Registers (PR20—PR23)
Bits
0—5
Description
Receiver Byte Offset (RBYOFF0—RBYOFF5).
These 6 bits define the byte offset from FS to the begin-
ning of the next receive CHI on DR.
Receiver Clock Edge (RCE).
A 1 (0) enables the rising (falling) edge of CLKXR to latch data on DR.
Receive Least Significant Bit First (RLBIT).
A 0 forces bit 0 of the time slot as the most significant bit of
the time slot. A 1 forces bit 7 of the time slot as the most significant bit of the time slot.
6
7
PR
16
17
18
19
Bits
7—0
7—0
7—0
7—0
Description
Transmit Time-Slot Enable Bits 31—24 (TTSE31—TTSE24).
Transmit Time-Slot Enable Bits 23—16 (TTSE23—TTSE16).
Transmit Time-Slot Enable Bits 15—8 (TTSE15—TTSE8).
Transmit Time-Slot Enable Bits 7—0 (TTSE7—TTSE0).
PR
20
21
22
23
Bits
7—0
7—0
7—0
7—0
Description
Receive Time-Slot Enable Bits 31—24 (RTSE31—RTSE24).
Receive Time-Slot Enable Bits 23—16 (RTSE23—RTSE16).
Receive Time-Slot Enable Bits 15—8 (RTSE15—RTSE8).
Receive Time-Slot Enable Bits 7—0 (RTSE7—RTSE0).
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