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參數(shù)資料
| 型號： | T7230A |
| 廠商： | Lineage Power |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 82/110頁 |
| 文件大小： | 752K |
| 代理商： | T7230A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁當(dāng)前第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁
Preliminary Data Sheet
T7230A Primary Access Framer/Controller
June 1997
78
Lucent Technologies Inc.
Register Structure
(continued)
Status/Counter Registers
(continued)
Unavailable Seconds Counter Register (SR16—SR17) — 16-Bit Counter
Table 48. Unavailable Seconds Counter Register (SR16—SR17)
Bipolar Violation Counter Register (SR18—SR19)
The 16-bit count of received bipolar violations; when enabled nibbles of no 0s are also counted.
Table 49. Double Bipolar Violation Counter Register (SR18—SR19)
Frame Bit Error Counter Register (SR20)
Frame bit errors are not counted during loss of frame alignment.
Table 50. Framing Bit Error Counter Register (SR20)
Received Sa Register (SR21)
This register contains the last valid received Sa bits in the NOT FAS frame time slot 0 while the receive framer was
in basic frame alignment. This register is updated every NOT FAS frame.
Table 51. Receive Sa-Bit Register (SR21)
Received Si and X Register (SR22)
This register contains the last valid received control bits in CEPT time slot 16 signaling multiframe frame 0 while the
receive framer was in signaling multiframe alignment. Also, this register contains the last valid received Si bits in
the NOT FAS frame time slot 0 while the receive framer was in basic frame alignment.
Table 52. Receive Si-Bit and X-Bit Register (SR22)
Byte
Bits
Description
MSB
7—0
Unavailable Seconds Counter Bits (UASC15—UASC8).
LSB
7—0
Unavailable Seconds Counter Bits (UASC7—UASC0).
Byte
MSB
LSB
Bits
7—0
7—0
Description
BPVs Counter (BPV15—BPV8).
BPVs Counter (BPV7—BPV0).
Byte
LSB
Bits
7—0
Description
Frame Bit Error Counter (FBE7—FBE0).
Bit 7
0
Bit 6
0
Bit 5
0
Bit 4
RSa8
Bit 3
RSa7
Bit 2
RSa6
Bit 1
RSa5
Bit 0
RSa4
Bit 7
0
Bit 6
0
Bit 5
Bit 4
Bit 3
0
Bit 2
RX2
Bit 1
RX1
Bit 0
RX0
RSi-NOT FAS RSi-FAS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| T7256 | ISDN Transceiver(ISDN收發(fā)器) |
| T7234 | ISDN Transceiver(ISDN收發(fā)器) |
| T7237 | ISDN Transceiver(ISDN收發(fā)器) |
| T7264 | U-Interface 2B1Q Transceiver(U接口 2B1Q收發(fā)器) |
| T7264 | T7264 U-Interface 2B1Q Transceiver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| T7230-ML3 | 制造商:AGERE 功能描述: |
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| T7-231A2D | 功能描述:撥動開關(guān) ON NONE OFF 2 Pole Standard LeverLock RoHS:否 制造商:OTTO 觸點形式: 開關(guān)功能: 電流額定值: 電壓額定值 AC: 電壓額定值 DC: 功率額定值: 端接類型: 安裝風(fēng)格: 端子密封: 觸點電鍍: 照明: |
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