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參數(shù)資料
| 型號： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務器和工作站 |
| 文件頁數(shù)： | 74/257頁 |
| 文件大小： | 3163K |
| 代理商： | PC87413 |
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3.0 Device Architecture and Configuration
(Continued)
www.national.com
74
Revision1.2
P
3.14.5
This register enables the routing of the GPIO event (see Section 7.3.2 on page 138) to IRQ and/or SIOSMI signals. It is
implemented only for Ports 1 and 4, which have wake-up event detection capability. This register is reset by hardware to 01h.
Power Well:V
SB
Location:Index F2h
Type:
R/W
GPIO Event Routing Register (GPEVR)
3.14.6
This register controls the access to the GPIO pin from one of the two buses. This register is reset by hardware to 00h.
Power Well:V
SB
Location:Index F3h
Type:
R/W or RO
GPIO Pin Configuration Register 2 (GPCFG2)
Bit
Name
Reset
7
6
5
4
3
2
1
0
Reserved
EV2SMI
0
EV2IRQ
1
0
0
0
0
0
0
Bit
Description
7-2
Reserved.
1
EV2SMI (Event to SMI Routing).
Controls the routing of the event from the selected GPIO pin to SIOSMI (see
Section 7.3 on page 137).
0: Disabled (default)
1: Enabled
0
EV2IRQ (Event to IRQ Routing).
Controls the routing of the event from the selected GPIO pin to IRQ (see
Section 7.3 on page 137).
0: Disabled
1: Enabled (default)
Bit
Name
Reset
7
6
5
4
3
2
1
0
Reserved
0
BUSCTL
VDDLOAD
0
Reserved
0
0
0
0
0
0
Bit
Description
7
Reserved.
6-5
BUSCTL (Bus Control).
These bits select the bus (ACCESS.bus or LPC bus) that controls the configuration and
data of the selected GPIO pin. The bus not selected has read-only access to the GPCFG1, GPCFG2 and GPEVR
registers and to the corresponding bit in the GPDO, GPEVEN and GPEVST registers (see Section 7.4.2 on
page 140). In the
PC87414 and PC87416
, these bits are irrelevant because only the LPC bus is available.
Bits
6 5
Function
0 0:
Access from ACCESS.bus and LPC bus (default)
0 1:
Access from ACCESS.bus only
1 0:
Access from LPC bus only
1 1:
Reserved
4
DD
-Powered Load).
This bit indicates that the selected GPIO pin is connected to a device
powered by V
DD
. The input and output (including the internal pull-up) of such a GPIO pin are disabled whenever
V
DD
power to the PC8741x device falls below a certain value (see Section 11.1.5 on page 232).
0: GPIO pin connected to a V
SB
-powered load (default)
1: GPIO pin connected to a V
DD
-powered load
3-0
Reserved.
相關PDF資料 |
PDF描述 |
|---|---|
| PC87414 | LPC ServerI/O for Servers and Workstations |
| PC87416 | LPC ServerI/O for Servers and Workstations |
| PC87417 | LPC ServerI/O for Servers and Workstations |
| PC87415 | PCI-IDE DMA Master Mode Interface Controller |
| PC87415VCG | PCI-IDE DMA Master Mode Interface Controller |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PC87414 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87415 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:PCI-IDE DMA Master Mode Interface Controller |
| PC87415VCG | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PC87416 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87417 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
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