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參數(shù)資料
| 型號： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務(wù)器和工作站 |
| 文件頁數(shù)： | 206/257頁 |
| 文件大?。?/td> | 3163K |
| 代理商： | PC87413 |
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9.0 System Wake-Up Control (SWC)
(Continued)
www.national.com
206
Revision1.2
P
9.4.4
This register contains the eight low bits of the PM1_EN register. The PC8741x devices contain the block ‘b’ instance of the
PM1_EN register. This register belongs to the PM1 Event Group of the ACPI fixed-feature space registers.
PM1_EN register bits that are specified by the ACPI but not implemented in the PC8741x devices have a ‘0’ value.
Power Well:V
SB
Location: Offset 02h
Type:
RO
PM1 Enable Low Register (PM1b_EN_LOW)
2
RTC_STS (RTC Event Status).
Indicates that an enabled RTC alarm has occurred. This bit is set by the RTC
alarm becoming active. Writing ‘1’ clears this bit and the RTC_EVT_STS bit in the GPE1_STS_3 register; writing
‘0’ is ignored. This bit is forced to ‘0’ when the RTC_EV_DIS bit in the ACPI_CFG register is reset to ‘0’, ignoring
any RTC alarm.
0: Inactive (default)
1: An RTC alarm has occurred
1
SLPBTN_STS (Sleep Button Event Status).
Indicates that the Sleep button was pressed. This feature is
compatible with the ACPI model for a two-button system. The SLBTIN signal is internally debounced. Writing ‘1’
clears this bit and the SLBT_EVT_STS bit in the GPE1_STS_2 register; writing ‘0’ is ignored. This bit is forced
to ‘0’ when the SLPBTN_EV_DIS bit in the ACPI_CFG register is reset to ‘0’, ignoring any Sleep button event.
0: Inactive (default)
1: The Sleep button was pressed
0
PWRBTN_STS (Power Button Event Status).
Indicates that the Power button was pressed. This feature is
compatible with the ACPI model for both a single-button and a two-button system. The PWBTIN signal is
internally debounced. Writing ‘1’ clears this bit and the PWBT_EVT_STS bit in the GPE1_STS_2 register; writing
‘0’ is ignored. This bit is forced to ‘0’ when the PWRBTN_EV_DIS bit in the ACPI_CFG register is reset to ‘0’,
ignoring any Power button event. This bit is also cleared in Legacy Power Button mode (LEGACY_PWBT = 1
in PWONCTL) when V
DD
is turned off by pressing the Power button.
0: Inactive (default)
1: The Power button was pressed
Bit
7
6
5
4
3
2
1
0
Name
Reserved
GBL_EN
Reserved
TMR_EN
Reset
0
0
0
0
0
0
0
0
Bit
Description
7-6
Reserved.
5
GBL_EN (Global Lock Enable).
Not implemented. Always at ‘0’.
4-1
Reserved.
0
TMR_EN (PM Timer Enable).
Not implemented. Always at ‘0’.
Bit
Description
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PDF描述 |
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