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參數(shù)資料
| 型號： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務(wù)器和工作站 |
| 文件頁數(shù)： | 56/257頁 |
| 文件大?。?/td> | 3163K |
| 代理商： | PC87413 |
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3.0 Device Architecture and Configuration
(Continued)
www.national.com
56
Revision1.2
P
3.7.10
Power Well:V
SB
Location:Index 29h
Type:
Varies per bit
Clock Generator Configuration Register (CLOCKCF)
Bit
Name
Reset
7
6
5
4
3
2
1
0
LOCKCCF
0
LFCKSEL
0
HFCKDIS
0
CKVALID
0
CKIN48
Strap
HFCKDIV
0
0
See Table
Bit
Type
Description
7
R/W1S
LOCKCCF (Lock Clock Configuration).
When set to 1, this bit locks the configuration register
CLOCKCF by disabling writing to all its bits (including to the LOCKCCF bit itself). Once set, this bit can
be cleared either by V
DD
Power-Up reset (or Hardware reset) or by V
SB
Power-Up reset, according to
the VSBLOCK bit in the ACBLKCTL register (see Section 6.3.4 on page 128). In addition, this bit is
cleared by setting the UNLOCKC bit in the ACBLKCTL register (
PC87413 and PC87417
).
0: R/W bits are enabled for write (default)
1: All bits are RO
6
R/W or
RO
LFCKSEL (Low Frequency Clock Select).
Selects the frequency generated at the LFCKOUT pin.
0: 32.768 KHz (default)
1: 1 Hz
5
R/W or
RO
HFCKDIS (High Frequency Clock Disable).
Disables both the HFCKOUT output and the
programmable divider to save power.
0: Enabled (default)
1: Disabled (set low)
4
RO
CKVALID (Valid Multiplier Clock Status).
This bit indicates the status of output from the Frequency
Multiplier (the internal clock signal).
0: Internal clock frozen (default)
1: Internal clock active (stable and toggling)
3
RO
CKIN48 (Clock Input Available).
This bit indicates the value of the CKIN48 strap input, sampled at V
SB
Power-Up reset.
0: No clock is available at the CLKIN pin (pin 56 connected to GPIO55)
1: A 48 MHz clock is available at the CLKIN pin (pin 56 connected to CLKIN)
2-0
R/W or
RO
HFCKDIV (High Frequency Clock Divisor).
These bits define the value by which the 48 MHz or 40
MHz internal clock frequency is divided to generate the HFCKOUT signal. The resulting frequency
depends on the value of the CKIN48 bit (see Table 7 on page 37).
Bits
2 1 0
Function
0 0 0:
Divide by 1 (default for CKIN48 = 1)
0 0 1:
Divide by 2 (default for CKIN48 = 0)
0 1 0:
Divide by 3
0 1 1:
Divide by 4
1 0 0:
Divide by 6
1 0 1:
Divide by 8
1 1 0:
Divide by 12
1 1 1:
Divide by 16
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