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參數(shù)資料
| 型號： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務(wù)器和工作站 |
| 文件頁數(shù)： | 197/257頁 |
| 文件大小： | 3163K |
| 代理商： | PC87413 |
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9.0 System Wake-Up Control (SWC)
(Continued)
Revision 1.2
197
www.national.com
P
9.3.24
This register holds a copy of bits 24-31 of the V
DD
Active Timer. Whenever the VDD_ON_TMR_3 register is read, the
updating of all four VDD_ON_TMR_0 to VDD_ON_TMR_3 registers is resumed. Therefore, this register must be read
last. It is reset by hardware to 00h.
Power Well:V
PP
Location:
Bank 1
, Offset 13h
Type:
RO
V
DD
Active Timer 3 Register (VDD_ON_TMR_3)
9.3.25
This register holds a copy of bits 0-7 of the V
SB
Active Timer. Whenever the VSB_ON_TMR_0 register is read, the
updating of all four VSB_ON_TMR_0 to VSB_ON_TMR_3 registers is stopped, freezing the count value. Therefore, this
register must be read first. It is reset by hardware to 00h.
Power Well:V
PP
Location:
Bank 1
, Offset 14h
Type:
RO
V
SB
Active Timer 0 Register (VSB_ON_TMR_0)
9.3.26
This register holds a copy of bits 8-15 of the V
SB
Active Timer. It is reset by hardware to 00h.
Power Well:V
PP
Location:
Bank 1
, Offset 15h
Type:
RO
V
SB
Active Timer 1 Register (VSB_ON_TMR_1)
Bit
7
6
5
4
3
2
1
0
Name
V
DD
Timer Data Bits 24-31
0
Reset
0
0
0
0
0
0
0
Bit
Description
7-0
V
DD
Timer Data, bits 24-31.
Bit
7
6
5
4
3
2
1
0
Name
V
SB
Timer Data Bits 0-7
0
Reset
0
0
0
0
0
0
0
Bit
Description
7-0
V
SB
Timer Data, bits 0-7.
An LSBit is equivalent to 1 second of the V
DD
power being active (On).
Bit
7
6
5
4
3
2
1
0
Name
V
SB
Timer Data Bits 8-15
0
Reset
0
0
0
0
0
0
0
Bit
Description
7-0
V
SB
Timer Data, bits 8-15.
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