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參數(shù)資料
| 型號(hào)： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務(wù)器和工作站 |
| 文件頁(yè)數(shù)： | 102/257頁(yè) |
| 文件大小： | 3163K |
| 代理商： | PC87413 |
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5.0 X-Bus Extension
(Continued)
www.national.com
102
Revision1.2
P
Figure 23. Standard Latched Address Mode - X-Bus Read Access Cycle
Standard Write Transactions.
When a write cycle on the LPC falls within any of the enabled decoded address ranges of
the X-Bus functional block (or an indirect write is started or an X-Bus write through the ACCESS.bus is started), a write cycle
begins. A write cycle starts by outputting the lower 12 address signals on address signals XA11-0 and address lines 27-20
on data signals XD7-0 on the rising edge of the clock. Two CLK cycles later, a strobe signal (XSTB2) is asserted to latch the
address in an external latch. Two CLK cycles after that, a second set of address lines (19-12) is placed on data pins XD7-0.
These can be latched by the strobe signal XSTB1 asserted two cycles later on the rising edge of the clock. Two CLK cycles
later, the last group of address lines (11-4) is output on the data signals XD7-0. The XSTB0, asserted two CLK cycles later
on the rising edge of the clock, can be used to latch this part of the address. Two CLK cycles later on the rising edge of the
clock, the PC8741x outputs the data signals on data pins XD7-0. At this point, all the addresses are available either at the
address outputs of the PC8741x (XA11-0) or at the outputs of the three latches. The system may require only part of these
addresses, depending on the size of the memory or peripheral address space. One CLK cycle later, either a chip-select sig-
nal XCSn or the enable signal XRD_XEN is asserted, based on the XCSn mode setting (where n is a chip-select number
from 0 to 3, based on the address accessed and the select signal mapping). From this point, the write continues as described
for the Normal Address mode. XSTB2-0 are de-asserted one CLK cycle after the de-assertion of XCSn. At this time, the
latched address becomes invalid.
CLK
(Internal; for
Reference Only)
XD7-0
XA27-0
(After Latching)
XA11-0
(Availability on Device Pins
Depends on Multiplexing)
XCSn
XWR_XRW
[27-20]
A
[19-12]
A
XRD_XEN
XRDY
XSTB2
XSTB1
[11-4]
A
XSTB0
Transaction Continues as for Non-Latched Address Mode 0 and Mode 1 Read
for mode 0
Starting point
for mode 1
Starting point
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| PC87416 | LPC ServerI/O for Servers and Workstations |
| PC87417 | LPC ServerI/O for Servers and Workstations |
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參數(shù)描述 |
|---|---|
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| PC87415VCG | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PC87416 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87417 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
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