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參數(shù)資料
| 型號(hào)： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務(wù)器和工作站 |
| 文件頁(yè)數(shù)： | 199/257頁(yè) |
| 文件大?。?/td> | 3163K |
| 代理商： | PC87413 |
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9.0 System Wake-Up Control (SWC)
(Continued)
Revision 1.2
199
www.national.com
P
9.3.29
This register controls the reset by software of the V
DD
and V
SB
Active Timers. It is reset by hardware to 00h.
Power Well:V
PP
Location:
Bank 1
, Offset 18h
Type:
Varies per bit
Power Active Timers Control Register (PWTMRCTL)
9.3.30
These registers hold the system Sleep Type encoding for each sleep state: Working (G0/S0), Sleeping (G1/S1-S4) and
Soft-off (G2/S5). The Sleep Type is defined by the SLP_TYPx field of the PM1b_CNT_HIGH register (see Section 9.4.7
on page 208). These registers are reset by hardware to 00h.
Power Well:V
PP
Location:
Bank 2
, Offset 10h to 15h
Type:
R/W or RO
S0 to S5 Sleep Type Encoding Registers (S0_SLP_TYP to S5_SLP_TYP)
Bit
7
6
5
4
3
2
1
0
Name
LOCK
_TMRRST
0
Reserved
VSB_TMR
_RST
0
Reserved
VDD_TMR
_RST
0
Reset
0
0
0
0
0
Bit
Type
Description
7
R/W1S
LOCK_TMRRST (Lock Timers Reset).
When set to 1, this bit locks the VSB_TMR_RST and
VDD_TMR_RST bits by disabling the writing to them (including to the LOCK_TMRRST bit itself). Once
set, this bit can be cleared either by V
DD
Power-Up reset (or Hardware reset) or by V
SB
Power-Up
reset, according to the VSBLOCK bit in the ACBLKCTL register (see Section 6.3.4 on page 128). In
addition, this bit is cleared by setting the UNLOCKS bit in the ACBLKCTL register (
PC87413 and
PC87417
).
0: R/W bits are enabled for write (default)
1: All bits are RO
6-3
Reserved.
2
R/W or
RO
VSB_TMR_RST (V
SB
Active Timer Reset).
Writing ‘1’ to this bit resets the V
SB
Active Timer (the timer
is reset within 1 second following the write). This bit then returns to ‘0’ (read always returns ‘0’).
0: Inactive (default)
1: Reset the V
SB
Active Timer
1
Reserved.
0
R/W or
RO
VDD_TMR_RST (V
DD
Active Timer Reset).
Writing ‘1’ to this bit resets the V
DD
Active Timer (the timer
is reset within 1 second following the write). This bit then returns to ‘0’ (read always returns ‘0’).
0: Inactive (default)
1: Reset the V
DD
Active Timer
Bit
Name
Reset
7
6
5
4
3
2
1
0
Reserved
0
SLP_TYP_ENC
0
0
0
0
0
0
0
Bit
Description
7-3
Reserved.
2-0
SLP_TYP_ENC (Sleep Type Encoding).
The value used by the system for the sleep state defined by the
specific register. This value must always be set after V
PP
reset (default = 000b). For sleep states not supported
by the system, select an unused value.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PC87414 | LPC ServerI/O for Servers and Workstations |
| PC87416 | LPC ServerI/O for Servers and Workstations |
| PC87417 | LPC ServerI/O for Servers and Workstations |
| PC87415 | PCI-IDE DMA Master Mode Interface Controller |
| PC87415VCG | PCI-IDE DMA Master Mode Interface Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PC87415VCG | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PC87416 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87417 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
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