- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄365350 > PC87413 (National Semiconductor Corporation) LPC ServerI/O for Servers and Workstations PDF資料下載
參數(shù)資料
| 型號： | PC87413 |
| 廠商： | National Semiconductor Corporation |
| 英文描述： | LPC ServerI/O for Servers and Workstations |
| 中文描述： | LPC ServerI /服務器和工作站 |
| 文件頁數(shù)： | 108/257頁 |
| 文件大?。?/td> | 3163K |
| 代理商： | PC87413 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁當前第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁
5.0 X-Bus Extension
(Continued)
www.national.com
108
Revision1.2
P
5.4.2
This register affects the functionality mode of the X-Bus.
Power Well:V
SB
Location:Offset 00h
Type:
R/W or RO
X-Bus Configuration Register (XBCNF)
5.4.3
These registers control the mapping of I/O and Memory Zones to XCSn, where n is from 0 to 3.
Power Well:V
SB
Location:Offset 01h (XZCNF0)
Location:Offset 02h (XZCNF1)
Location:Offset 0Dh (XZCNF2)
Location:Offset 0Eh (XZCNF3)
Type:
R/W or RO
X-Bus Select Configuration Registers (XZCNF0 to XZCNF3)
Bit
7
6
5
4
3
2
1
0
Name
TBXCS3
TBXCS2
TBXCS1
TBXCS0
Reserved
LADEN
Reset
0
0
0
0
0
0
0
Strap
Bit
Description
7
TBXCS3 (Turbo Transactions on XCS3).
When set to 1 and mode 0 is selected (TRANSMD = 0 in the XZM3
register), enables Turbo X-Bus transactions (see Section 5.2.7 on page 99) when XCS3 is accessed. The Turbo
transactions are Normal Address or Latched Address (see Section 5.2.9 on page 101), according to the setting
of the LADEN bit. This bit is locked by setting at least one of the LOCKXSCF bits in the XZM0-XZM3 registers.
0: Disabled (default)
1: Enabled
6
TBXCS2 (Turbo Transactions on XCS2).
When set to 1 and mode 0 is selected (TRANSMD = 0 in the XZM2
register), enables Turbo X-Bus transactions (see Section 5.2.7 on page 99) when XCS2 is accessed. The Turbo
transactions are Normal Address or Latched Address (see Section 5.2.9 on page 101), according to the setting
of the LADEN bit. This bit is locked by setting at least one of the LOCKXSCF bits in the XZM0-XZM3 registers.
0: Disabled (default)
1: Enabled
5
TBXCS1 (Turbo Transactions on XCS1).
When set to 1 and mode 0 is selected (TRANSMD = 0 in the XZM1
register), enables Turbo X-Bus transactions (see Section 5.2.7 on page 99) when XCS1 is accessed. The Turbo
transactions are Normal Address or Latched Address (see Section 5.2.9 on page 101), according to the setting
of the LADEN bit. This bit is locked by setting at least one of the LOCKXSCF bits in the XZM0-XZM3 registers.
0: Disabled (default)
1: Enabled
4
TBXCS0 (Turbo Transactions on XCS0).
When set to 1 and mode 0 is selected (TRANSMD = 0 in the XZM0
register), enables Turbo X-Bus transactions (see Section 5.2.7 on page 99) when XCS0 is accessed. The Turbo
transactions are Normal Address or Latched Address (see Section 5.2.9 on page 101), according to the setting
of the LADEN bit. This bit is locked by setting at least one of the LOCKXSCF bits in the XZM0-XZM3 registers.
0: Disabled (default)
1: Enabled
3-1
Reserved.
0
LADEN (Latch Address Mode Enabled).
When set to 1, enables addresses XA27-XA4 to be multiplexed with
the data pins in three phases. Reset value of this bit is set according to the XCNF2 strap, sampled at V
SB
Power-Up reset. See Section 1.4.11 on page 29 for the definition of strap setting. This bit is locked by setting at
least one of the LOCKXSCF bits in the XZM0-XZM3 registers.
0: Disabled (default if XCNF2 = 0 - No BIOS)
1: Enabled (default if XCNF2 = 1 - With BIOS)
相關PDF資料 |
PDF描述 |
|---|---|
| PC87414 | LPC ServerI/O for Servers and Workstations |
| PC87416 | LPC ServerI/O for Servers and Workstations |
| PC87417 | LPC ServerI/O for Servers and Workstations |
| PC87415 | PCI-IDE DMA Master Mode Interface Controller |
| PC87415VCG | PCI-IDE DMA Master Mode Interface Controller |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PC87414 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87415 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:PCI-IDE DMA Master Mode Interface Controller |
| PC87415VCG | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| PC87416 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
| PC87417 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:LPC ServerI/O for Servers and Workstations |
發(fā)布緊急采購，3分鐘左右您將得到回復。