參數(shù)資料
型號： 29KPROG
英文描述： 5-Pin, Multiple-Input, Programmable Reset ICs
中文描述： 處理器初始化和運行時服務(wù)：OSBOOT編程29,000 RISC系列
文件頁數(shù)： 458/582頁
文件大小： 2132K
代理商： 29KPROG
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434
Evaluating and Programming the 29K RISC Family
8.1.3 Selecting a Microprocessor
The highest performance systems are constructed around 2–bus 29K
processors. The following subsections present the performances obtained for a
complete range of 29K processors running the LAPD benchmark. Systems are
studied and grouped in subsections according to their memory system speed. All
values were obtained using 32–bit DRAM or SRAM memory systems. Processors
ran, as indicated, at the same speed as the system memory or at two–times using
Scalable Clocking technology. Comparing the fastest and slowest systems, there is a
performance difference of more than 6–to–1. There is also a range of inbetween
systems which offer a wide selection of performance configurations.
DRAM is frequently referred to as, say, 2/1. This assumes the often required
1–cycle of precharge (RAS precharge) is hidden. When DRAM–only systems are
constructed, the precharge encountered when accessing a new memory page can not
always be hidden, and the access is thus 3/1 rather than 2/1. This is explained in
section 1.14.1 under the
Am29200 and Am29205
subheading. The previous section
on selecting a microcontroller also referred to DRAM memory speeds without
including the necessary precharge time. The terminology is acceptable because the
precharge can frequently be hidden when the ROM region is used in conjunction with
the DRAM region. Consequently precharge has little effect on performance.
However, when DRAM–only systems are constructed, the effect precharge has on
system performance is more noticeable. Even if a 2/1 DRAM–only system suffers a
1–cycle precharge on all new page accesses, thus resulting in a 3/1 access, it shall still
be termed 2/1. Consistently maintaining the same notation for memory access
throughout this book helps with system comparisons. In summary, a 2/1 DRAM has
2–cycle initial access followed by 1–cycle for same–page accesses. With
DRAM–only systems a 2/1 system equates to a 3/1 system for all new page accesses.
With microcontrollers, the access times for the DRAM memory region
controller are built into the Architectural Simulator. Constructing an
event file
for
2–bus processors is a little more difficult. The event file shown below describes a 2/1
DRAM system used with a 2–bus processor. The required precharge and refresh
times are included. These parameters are also built into the simulation model for
microcontrollers. If a 2/1 SRAM system was being modeled, the precharge and
refresh parameters would be omitted. Note, in the example, Scalable Clocking is not
selected.
;Architectural Simulator event file
spacerambank
80000000 100000 ;memory location
ramwidth
32
ramread
2
ramwrite
2
ramburst
true
rambread
1
rambwrite
1
;32–bit DRAM
;2/1 access
;burst enable
相關(guān)PDF資料
PDF描述
29W040 4 Mbit 512Kb x8, Uniform Block Low Voltage Single Supply Flash Memory
2A-50C RADIATION HARDENED HIGH EFFICIENCY, 5 AMP SWITCHING REGULATORS
2A01-T 2.0A RECTIFIER
2A02-T 2.0A RECTIFIER
2A03-T 2.0A RECTIFIER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
29L06 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 3MM
29L10 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 5MM
29L102C 功能描述:固定電感器 1.0uH 4.6A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
29L103C 功能描述:固定電感器 10uH 1.55A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
29L104C 功能描述:固定電感器 100uH 480mA Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm
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