- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄368967 > 29KPROG 5-Pin, Multiple-Input, Programmable Reset ICs PDF資料下載
參數(shù)資料
| 型號： | 29KPROG |
| 英文描述： | 5-Pin, Multiple-Input, Programmable Reset ICs |
| 中文描述： | 處理器初始化和運行時服務(wù)：OSBOOT編程29,000 RISC系列 |
| 文件頁數(shù)： | 329/582頁 |
| 文件大小： | 2132K |
| 代理商： | 29KPROG |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁當(dāng)前第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁第481頁第482頁第483頁第484頁第485頁第486頁第487頁第488頁第489頁第490頁第491頁第492頁第493頁第494頁第495頁第496頁第497頁第498頁第499頁第500頁第501頁第502頁第503頁第504頁第505頁第506頁第507頁第508頁第509頁第510頁第511頁第512頁第513頁第514頁第515頁第516頁第517頁第518頁第519頁第520頁第521頁第522頁第523頁第524頁第525頁第526頁第527頁第528頁第529頁第530頁第531頁第532頁第533頁第534頁第535頁第536頁第537頁第538頁第539頁第540頁第541頁第542頁第543頁第544頁第545頁第546頁第547頁第548頁第549頁第550頁第551頁第552頁第553頁第554頁第555頁第556頁第557頁第558頁第559頁第560頁第561頁第562頁第563頁第564頁第565頁第566頁第567頁第568頁第569頁第570頁第571頁第572頁第573頁第574頁第575頁第576頁第577頁第578頁第579頁第580頁第581頁第582頁
305
Chapter 6 Memory Mangement Unit
tion and data address translation. A subsequent section describes the process of tak-
ing a trap.
Two additional traps are assigned to Supervisor and User mode protection
violations. These occur when a TLB entry has a valid entry but the permission fields
do not allow the type of access being attempted. For example unless the UW bit is set
a User mode process can not write to the mapped page, even if all other TLB entry
fields indicate a match with the translation address.
Now examine the bit fields of word 1. The IO bit is little used, it enables a virtual
address to be associated with a physical page in I/O space. The U bit is maintained by
the Am29000 processor. Whenever a TLB set is used in a valid translation the U bit
associated with the set is updated to indicate which of the two TLB entries was used.
In other words, the U bit selects the column within the set. The U bit is used to supply
the most significant bit in the least–recently used (LRU) register. Special register 14
has a 6–bit field which is updated whenever an address translation fails and a TLB
access trap occurs. The lower 5–bits of the LRU register are loaded with the TLB set
number. Thus the LRU register supplies to the trap handler a recommendation for
TLB entry replacement. The trap handler typically builds a new valid TLB entry at
the recommended location before execution of the interrupted program is continued.
The 2–bit PGM field is not assigned a task by the Am29000 processor, these bits
are placed on the PGM[1:0] out put pins when a translation occurs. Developers can
place any information they wish in the PGM bits. These bits are particularly useful
for multiprocessor applications when one processor wishes to signal other processors
about page cache–ability information.
All data accesses have their translated address and corresponding PGM value
presented on the the chip pins in the cycle following the cycle executing the LOAD or
STORE instruction. Pages containing instructions have their corresponding PGM
bits presented to the chip bins when a jump or call to an address within the page first
occurred. However, if the target of the jump or call is found in the on–chip instruction
cache and the address bus is currently in use when jump or call instruction is in
execute, the PGM bits for the target instruction page will not be presented to the chip
PGM[1:0] bins.
In this chapter, the software controlled cache code example shall use the PGM
bits to store page–lock and page–dirty information in bits PGM[0] and PGM[1], re-
spectively.
6.2.1 Dual TLB Processors
Newer microprocessor and microcontroller members of the 29K family do not
have the full complement of 64 address translations cached in their TLB. A smaller
TLB size of 16 entries enables valuable silicon space to be used for on–chip func-
tions; such as peripherals. To support the smaller number of TLB entries, the maxi-
mum page size has been increased from 8k bytes to 16M bytes. This enables a large
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 29W040 | 4 Mbit 512Kb x8, Uniform Block Low Voltage Single Supply Flash Memory |
| 2A-50C | RADIATION HARDENED HIGH EFFICIENCY, 5 AMP SWITCHING REGULATORS |
| 2A01-T | 2.0A RECTIFIER |
| 2A02-T | 2.0A RECTIFIER |
| 2A03-T | 2.0A RECTIFIER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 29L06 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 3MM |
| 29L10 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 5MM |
| 29L102C | 功能描述:固定電感器 1.0uH 4.6A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L103C | 功能描述:固定電感器 10uH 1.55A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L104C | 功能描述:固定電感器 100uH 480mA Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。