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參數(shù)資料
| 型號： | 29KPROG |
| 英文描述： | 5-Pin, Multiple-Input, Programmable Reset ICs |
| 中文描述： | 處理器初始化和運(yùn)行時(shí)服務(wù)：OSBOOT編程29,000 RISC系列 |
| 文件頁數(shù)： | 296/582頁 |
| 文件大小： | 2132K |
| 代理商： | 29KPROG |
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272
Evaluating and Programming the 29K RISC Family
cache at the same time it is presented to the MMU, the instruction cache does not
operate with physical addresses if the MMU is in use. Thus, the 29K family
instruction caches operate with virtual addresses when testing for a cache hit.
Because cache entries are not tagged with a per–process identifier the cache must be
flushed when a process (or task) context switch occurs. This is to prevent a previous
process’s virtual address appearing to match with the current task’s virtual address.
Only systems which operate with multiple tasks using virtual addressing must
invalidate the cache when a user–task context switch occurs. Using the IRETINV
(interrupt return and invalidate) instruction is one convenient way of doing this.
However, if the processor runs tasks with physical addressing, there is no need to
flush the cache on a process (task) context switch. With physical addressing, each
task is restricted to execution within a limited and possibly unique range of the
available address space.
The instruction cache is enabled by clearing the Instruction Cache Disable (ID)
bit of the CFG configuration register (the CD bit is used with 3–bus processors).
Cache entries are built around blocks of four consecutive instructions. Each block
has some associated tag and status information. This information, shown on
Figure 5-6, is the same for each processor. However, the exact layout of the bit–fields
may vary among family members.
Figure 5-6.
Instruction Cache Tag and Status bits
Address Tag
V
P
US
The Valid (V) bit–field indicates if the cache entry is valid. For processors which
have a 1–bit field, setting this bit means all four instructions are valid cache entries.
When a family member supports a 4–bit field, a separate bit is used to indicate a valid
entry for each of the four cached instructions.
Each block has a P bit–field. This bit indicates that the tagged address relates to a
physical address value. The P bit becomes set when the cache is reloaded while the PI
(Physical Instruction) bit in the CPS register is set. This allows cache entries to hold
interrupt handlers which typically run with physical addressing. The interrupt
handler code can be distinguished from User mode and Supervisor mode virtually
addressed code.
When the cache is invalidated using an INV type instruction all valid bits are
reset, even entries which were valid and had their P bit set. In some cases there may be
a performance gain to be had by not invalidating physical cache entries but only
virtual addresses entries. However, the performance gain is small and the on–chip
silicon overhead for this feature would be relatively high.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 29W040 | 4 Mbit 512Kb x8, Uniform Block Low Voltage Single Supply Flash Memory |
| 2A-50C | RADIATION HARDENED HIGH EFFICIENCY, 5 AMP SWITCHING REGULATORS |
| 2A01-T | 2.0A RECTIFIER |
| 2A02-T | 2.0A RECTIFIER |
| 2A03-T | 2.0A RECTIFIER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 29L06 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 3MM |
| 29L10 | 制造商:CLARKSON 功能描述:CSN HSS SCRW/SHK RNDG CUTTER 5MM |
| 29L102C | 功能描述:固定電感器 1.0uH 4.6A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L103C | 功能描述:固定電感器 10uH 1.55A Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
| 29L104C | 功能描述:固定電感器 100uH 480mA Shielded SMD RoHS:否 制造商:AVX 電感:10 uH 容差:20 % 最大直流電流:1 A 最大直流電阻:0.075 Ohms 工作溫度范圍:- 40 C to + 85 C 自諧振頻率:38 MHz Q 最小值:40 尺寸:4.45 mm W x 6.6 mm L x 2.92 mm H 屏蔽:Shielded 端接類型:SMD/SMT 封裝 / 箱體:6.6 mm x 4.45 mm |
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