- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 90/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-51
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
5.4.6
PCI Accesses by Another initiator
A PCI initiator begins a memory read or write cycle by
asserting FRAME# and placing the memory address on
AD[31:0]. The AMD-640 system controller decodes the address.
If the address is within the domain of the host or memory, the
AMD-640 system controller accepts the cycle and responds as a
PCI target by asserting DEVSEL#. (If the address is not within
controller or processor domain, the AMD-640 system controller
ignores the cycle and allows it to complete on PCI.)
PCI Reads
In a PCI read, the AMD-640 system controller combines the 16-
doubleword PCI buffer with the 10-doubleword DRAM read
buffer, effectively forming a 26-doubleword PCI read buffer.
The controller initiates a memory prefetch starting at the
address sent by the initiator, reading data sequentially until
the PCI read buffer is full. When the first doubleword of data
is available, the controller supplies the data on AD[31:0] and
asserts TRDY#, as shown in Figure 5-27 on page 5-45. As space
becomes available, more data is prefetched until the cycle is
complete. When the entire read is completed, the buffers are
automatically invalidated to prevent stale data from being put
out on a subsequent PCI initiator read.
If a read operation crosses a memory page boundary, the
AMD-640 system controller initiates a target disconnect on the
PCI bus at a line (32-byte) boundary.
Each address is passed to the processor bus to snoop the
primary and secondary caches. If the address hits a cache
entry, the data is supplied from the cache rather than from
DRAM. To maintain data coherency, the AMD-640 system
controller completes PCI initiator writes to memory before
starting a PCI read.
PCI Writes
In a PCI write, the AMD-640 system controller combines the
16-doubleword PCI buffer with the 32-doubleword DRAM
write buffer, effectively forming a 48-doubleword PCI write
buffer. The AMD-640 system controller asserts TRDY# during
the same clock it asserts DEVSEL#. On the next rising clock
edge the controller samples the write data and posts it in the
PCI write buffer, as shown in Figure 5-28 on page 5-46. Posting
the write frees the PCI bus so that the next operation is not
stalled waiting for completion of the write to memory.
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PDF描述 |
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參數(shù)描述 |
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