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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 34/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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Signal Descriptions
4-7
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
REQ[3:0]
PCI Bus Request
As the PCI bus arbiter, the AMD-640 system controller samples
these device-specific bus request signals to determine if
another agent requires control of the PCI bus.
Inputs
SERR#
System Error
A PCI agent (the AMD-640 system controller or other device)
asserts SERR# off the rising clock edge one clock after it
detects a system error. SERR# is an input to the AMD-645
peripheral bus controller, which can be programmed to
generate an NMI.
Output
STOP#
PCI Bus Stop
As a PCI initiator, the AMD-640 system controller samples
STOP# to determine if the target device requires it to abort or
retry a transaction.
Input
TRDY#
Target Ready
As a PCI initiator, the AMD-640 system controller samples
TRDY# to determine when the target agent is able to complete
the data phase of a transaction.
Bidirectional
As a PCI target, the AMD-640 system controller asserts TRDY#
to indicate that it has latched the data on AD31:AD0 during a
write phase or driven data on AD31:AD0 during a read phase.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMD-645 | Peripheral Bus Controller(外圍總線控制器) |
| AMD-751 | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AMD-751 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:AMD-751 - AMD-751 System Controller Revision Guide |
| AMD-751AC | 制造商:Advanced Micro Devices 功能描述:SYSTEM CONTROLLER, 492 Pin, BGA |
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