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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 144/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Switching Characteristics
9-3
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
Figure 9-1.
CLK Waveform
t
5
HCLK rise time
HCLK period stability
0.15 ns
1.5 ns
±
250 ps
9-1
Note 1
Table 9-3.
PCLK Switching Characteristics for 33-MHz PCI Bus
Symbol
Parameter Description
Preliminary Data
Figure
Comments
Min
30 ns
11.0 ns
Max
∞
t1
t
2
t
3
t
4
t
5
PCLK cycle
PCLK high time
9-1
PCLK low time
11.0 ns
9-1
PCLK fall time
1 V/ns
4V/ns
9-1
PCLK rise time
PCLK period stability
1 V/ns
4V/ns
±
250 ps
9-1
Note 1
Notes:
1. Jitter frequency power spectrum peaking must occur at frequencies greater than (HCLK frequency)/3 or less than 500 KHz.
Table 9-2.
HCLK Switching Characteristics for 60-MHz Bus Operation (continued)
Symbol
Parameter Description
Preliminary Data
Figure
Comments
Min
Max
Notes:
1. Jitter frequency power spectrum peaking must occur at frequencies greater than (Frequency of CLK)/3 or less than 500 KHz.
0.8 V
1.5 V
2.0 V
t
5
t
1
t
4
t
3
t
2
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