- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號(hào)： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲(chǔ)器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 64/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-25
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
5.3.6
Synchronous DRAM
Synchronous DRAM is the most recent innovation in the
evolution of main memory systems to meet the higher
bandwidth needs of today’s processors. SDRAMs use a clock to
synchronize address and data rather than row and column
strobes. They can also be programmed to select the burst
length, write mode, and type of burst (sequential or linear).
The net effect is to achieve performance approaching SRAM.
SDRAM is rated by operating frequency rather than access
time. Currently, SDRAMs are available in 66-MHz, 83-MHz,
and 100-MHz speeds.
SDRAM memory does not toggle CAS# to get new data, but
simply increments a counter to supply the address for
succeeding cycles, thus substantially reducing bus delays. The
basic characteristics of SDRAM are as follows:
The clock is enabled when either RAS# or CAS# is first
sampled asserted.
The output drivers remain on when CAS# is negated.
They are turned off when WEx# or CS# goes high.
Read data is valid until the next rising clock edge.
Write data is sampled on each rising clock edge.
DQM[7:0]# determine which bytes are read or written.
Control signals need only be valid during CS#.
The BIOS configures the Memory Controller for SDRAM
memory operation for each bank of memory by programming
offset 60.
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