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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 109/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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7-12
Configuration Registers
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
Bits 7–6
Bit 5
Reserved (always reads 0)
Backoff Processor (RW)
—Used when register 52h, bit 2 is set for “L2 fill
when CACHE# is inactive.” This bit should normally be cleared to 0 for
best performance, although system-level performance differences are
usually negligible.
0=Defer ready return (i.e., do not assert BRDY#) until L2 is filled
(default)
1=Backoff processor (assert BOFF#) until L2 is filled
Reserved (always reads 0)
SRAM Banks (RW)
0=One bank (default). With no NA# delay, pipelined read hit timing is 3-
1-1-1-1-1-1-1 (no bank to switch).
1=Two banks. With no NA# delay, pipelined read hit timing is 3-1-1-1-2-1-
1-1 for bank switch.
Reserved (always reads 0)
Total L2 Cache Size
00 = 256 Kbytes (default)
01 = 512 Kbytes
10 = 1 Mbyte
11 = 2 Mbytes
Bit 4
Bit 3
Bit 2
Bits 1–0
7.4.2
Cache Control Register 2
(Offset 51h)
Bit 7
6
5
4
3
2
1
Bit 0
Reserved
BOP
0
Reserved
0
SRAMBNK
0
Reserved
0
Cache Size
Reset
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| AMD-751 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:AMD-751 - AMD-751 System Controller Revision Guide |
| AMD-751AC | 制造商:Advanced Micro Devices 功能描述:SYSTEM CONTROLLER, 492 Pin, BGA |
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