- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 121/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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7-24
Configuration Registers
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
Bits 7–6
Page Mode Control (RW)
00 = Page closes after access (default)
01 = Reserved
10 = Page stays open after access until page time out or page miss
11 = Page closes if processor is idle, i.e., there has been no DRAM access
for 8 CPU cycles
Fast DRAM Decoding Enable (RW)
—This bit should be enabled to reduce
DRAM leadoff time. The timings in the diagrams presented in Section 5
refer to operations with this bit set.
0=Disable fast DRAM decoding (default)
1=Enable fast DRAM decoding
EDO DRAM Leadoff Cycle Reduction (RW)
—Set this bit only if system bus is 50
MHz or slower. Bit 4 has no effect unless bit 5 is set.
0=Normal EDO DRAM leadoff cycle (default)
(Normal leadoff is 6T)
1=Reduce EDO DRAM leadoff cycle by 1T
Bit 5
Bit 4
Bit 3
DRAM Data Latch Delay (RW)
—Systems that use ECC can set this bit to
increase data setup time.
0=Latch DRAM data normally (default)
1=Delay DRAM data latch by 1/2 clock
Reserved (always reads 0)
DRAM Read Cycle Delay (RW)
—This bit must be set if read-around-write is
enabled (offset 53h, bit 7).
0=No delay (default)
1=Delay DRAM read cycle 1T when write buffer is not empty
Note:
T = 1 HCLK period.
Bits 2–1
Bit 0
7.5.9
DRAM Control Register #1
(Offset 65h)
Bit 7
Page Mode Control
0
6
5
4
3
2
1
Bit 0
DRCD
0
FDDE
0
EDLCR
0
DDLD
0
Reserved
Reset
0
0
0
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PDF描述 |
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