- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 86/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-47
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
PCI Bus Initiator
Write:
L1 Hit, L2 Miss
Figure 5-29 shows a PCI write to DRAM. L1 and L2 are
snooped. L2 is a miss and L1 is a hit. The L1 cache controller
writes data (G, H, I, J, K, L, M, N) to the DRAM write buffer.
This data is merged with the data from the PCI bus (A, B, C, D)
and written into DRAM. The cache line boundaries are
assumed. There are many possible variations to the example
shown.
Figure 5-29. PCI Bus Initiator Write: L1 Hit, L2 Miss
Addr
MWR
BE[3:0]#
A
B
C
D
Snoop L1 Hit
Snoop L2 Miss
GH
IJ
MN
KL
Merged Data Written to DRAM
AB
LM
CD
JK
CPU write to DRAM buffer
HCLK
W/R#
ADS#
EADS#
BRDY#
HA[31:3]
BE[7:0]#
CADS#
COE#
HITM#
AHOLD
BOFF#
HD[63:0]
MD[63:0]
MA[13:0]
RAS[5:0]#
CAS[7:0]#
WEx#
PCLK
FRAME#
DEVSEL#
AD[31:0]
C/BE[3:0]#
IRDY#
TRDY#
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