- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號(hào)： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲(chǔ)器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 37/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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4-10
Signal Descriptions
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
4.4
Cache Controller Interface Signals
BWE#
Byte Write Enable
BWE# connects to the BWE# input on each of the L2 cache
SRAMs. When the AMD-640 system controller L2 cache
controller asserts BWE# off the rising clock edge during cache
writes, data on the processor bus (D[63:0]) is written to those
bytes of the cache SRAM whose byte-enable lines (BE[7:0]#)
are asserted.
Output
CADS#
Cache Address Strobe
The AMD-640 system controller normally drives CADS# high.
It enables CADS# to be asserted when it acquires the host
processor bus by asserting BOFF#, and asserts CADS# off the
rising clock edge during PCI-to-DRAM cycles that hit the L2
cache.
Output
CADV#
Cache Advance
CADS# connects to the ADS# inputs of the L2 cache SRAMs.
The AMD-640 system controller asserts CADS# off the rising
clock edge during L2 cache line read and write hits as well as
during line fills and line writebacks, incrementing the SRAM’s
internal counters to advance to the next quadword in the cache
line.
Output
CE1#
Chip Enable 1
The CE1# chip select signal enables the L2 cache for both
reads and writes. It is asserted off the rising clock edge.
Output
COE#
Cache SRAM Output Enable
The AMD-640 system controller asserts COE# off the rising
clock edge of a cache read hit or writeback cycle and holds it
low for the duration of the cycle to enable cache SRAM output.
It also asserts COE# during the first two clock cycles of CPU-to-
PCI memory reads, non-cacheable reads, or read misses
without writeback.
Output
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PDF描述 |
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參數(shù)描述 |
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