參數(shù)資料
型號: AMD-640
廠商: Advanced Micro Devices, Inc.
英文描述: 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器,系統(tǒng)存儲器控制器和PCI總線控制器))
中文描述: 64位Socket 7的接口,集成寫回高速緩沖存儲器控制器,系統(tǒng)內(nèi)存控制器和PCI總線控制器。(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器,系統(tǒng)存儲器控制器和的PCI總線控制器))
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代理商: AMD-640
Table of Contents
v
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
7
Configuration Registers
7-1
7.1
PCI Configuration Mechanism . . . . . . . . . . . . . . . . . . . . . . . .7-1
7.2
Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-3
7.3
PCI Configuration Space Registers . . . . . . . . . . . . . . . . . . . .7-5
7.3.1
7.3.2
7.3.3
7.3.4
7.3.5
7.3.6
7.3.7
7.3.8
7.3.9
7.3.10 Latency Timer
7.3.11 Header Type
7.3.12 Built-In Self Test (BIST)
Vendor ID
Device ID
Command
Status
Revision ID
Programming Interface
Sub Class Code
Base Class Code
Cache Line Size
(Offset 01h–00h) . . . . . . . . . . . . . . . . . . . . . . . . 7-5
(Offset 03h–02h) . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
(Offset 05h–04h) . . . . . . . . . . . . . . . . . . . . . . . . 7-6
(Offset 07h–06h) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
(Offset 08h) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
(Offset 09h) . . . . . . . . . . . . . . . . . 7-8
(Offset 0Ah) . . . . . . . . . . . . . . . . . . . . . . . 7-9
(Offset 0Bh) . . . . . . . . . . . . . . . . . . . . . . . 7-9
(Offset 0Ch) . . . . . . . . . . . . . . . . . . . . . . . 7-9
(Offset 0Dh) . . . . . . . . . . . . . . . . . . . . . . . 7-10
(Offset 0Eh) . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
(Offset 0Fh) . . . . . . . . . . . . . . . 7-10
7.4
Cache Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-11
7.4.1
7.4.2
7.4.3
7.4.4
7.4.5
7.4.6
Cache Control Register 1
Cache Control Register 2
Non-Cacheable Control Register
System Performance Control Register
Non-Cacheable Region #1
Non-Cacheable Region #2
(Offset 50h) . . . . . . . . . . . . . . 7-11
(Offset 51h) . . . . . . . . . . . . . . 7-12
(Offset 52h) . . . . . . . . 7-13
(Offset 53h) . . . . 7-14
(Offset 55h–54h) . . . . . . . . . . 7-15
(Offset 57h–56h) . . . . . . . . . . 7-15
7.5
DRAM Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . .7-16
7.5.1
7.5.2
7.5.3
7.5.4
7.5.5
7.5.6
7.5.7
7.5.8
7.5.9
7.5.10 DRAM Control Register #2
DRAM Configuration Register #1
DRAM Configuration Register #2
DRAM Bank 0 Ending Address
DRAM Type
(Offset 60h) . . . . . . . . . . . . . . . . . . . . . . . . . 7-20
Shadow RAM Control Register #1
Shadow RAM Control Register #2
Shadow RAM Control Register #3
DRAM Timing
(Offset 64h) . . . . . . . . . . . . . . . . . . . . . . . . 7-23
DRAM Control Register #1
(Offset 65h) . . . . . . . . . . . . . 7-24
(Offset 66h) . . . . . . . . . . . . . 7-25
(Offset 58h) . . . . . . . 7-16
(Offset 59h) . . . . . . . 7-17
(Offset 5Ah) . . . . . . . . . 7-19
(Offset 61h) . . . . . . . 7-21
(Offset 62h) . . . . . . . 7-21
(Offset 63h) . . . . . . . 7-22
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