- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 42/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-3
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
the memory controller will assert BRDY# to accept another
block from the processor if one is pending.
Each write buffer has its own address tag bits, which are
compared to the address on the processor address bus. In a
write cycle, the comparators determine the next buffer (if any)
available to accept processor data. In a read cycle, the
comparators are used to snoop the write buffers to maintain
data coherency. If a read address matches one of the write
buffer address tags (buffer hit), the read cycle is stalled by
deasserting BRDY# until the write to memory is retired. If no
match occurs, a read around write can be performed (page 5-5).
5.1.2
Read Buffer
The AMD-640 system controller contains five 8-byte read
buffers, each of which can hold an entire 64-bit word of data.
The buffers are designed to increase memory read
performance by prefetching data from the main memory and
supplying the data to the processor with zero wait states.
The read buffers are organized in a manner similar to a five-
way set-associative cache, with the set-associativity dictated by
an address affinity. Each of the read buffers has it’s own
address tag bits. On every read cycle, the address being
requested is compared to the addresses of the read buffer
lines. Figure 5-2 shows how the read buffers are organized.
If one of the buffers contains a requested quadword address,
the data is presented to the processor with zero wait states and
the next quadword is then prefetched into the same buffer. If
no buffer contains the quadword, the controller reads it and
the next quadword from memory into the read buffer. For a
block read cycle, the next line (four quadwords) of data is
prefetched into the read buffer.
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