- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號(hào)： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲(chǔ)器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 88/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-49
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
PCI Bus Initiator
Write:
Modified L1 Hit, L2
Hit
Figure 5-31 shows a PCI initiator write to DRAM. L1 and L2 are
snooped. The processor asserts HITM# indicating that the line
in the L1 cache is modified. L2 also indicates a hit. The L1 data
is written back to the DRAM buffer. The controller then
merges the cache data with the PCI data and writes the
merged data to DRAM.
Figure 5-31. PCI Bus Initiator Write: Modified L1 Hit, L2 Hit
Snoop L1
L1 Hit Modified
Addr
MWR
A
B
C
D
G
H
J
I
AB
CD
J
I
Write L1 data to L2
Snoop L2 Hit
HCLK
W/R#
ADS#
EADS#
BRDY#
HA[31:3]
BE[7:0]#
COE#
CADS#
CACHE#
KEN#/INV
HITM#
AHOLD
BOFF#
TAGWE#
TA[9:0]
HD[63:0]
MD[63:0]
MA[13:0]
RAS[5:0]#
CAS[7:0]#
WEx#
PCLK
FRAME#
DEVSEL#
AD[31:0]
C/BE[3:0]#
IRDY#
TRDY#
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PDF描述 |
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