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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 123/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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7-26
Configuration Registers
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
Bit 7
RAS#-to-Column Address Delay (RW)
0=1T (default)
1=2T
NA# Delay (RW)
0=No NA# delay (default).
1= Delay NA# 1T.
The timing for a read hit depends on both the NA# delay and the number
of PBSRAM banks, indicated by offset 51h, bit 3 (page 7-12) as shown in
Table 7-9.
Table 7-9.
PBSRAM Timing
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Bank 5 Width (RW)
Bank 4 Width (RW)
Bank 3 Width (RW)
Bank 2 Width (RW)
Bank 1 Width (RW)
Bank 0 Width (RW)
These bits should all be cleared.
Note:
T = 1 HCLK period.
7.5.11
32-Bit DRAM Width Control Register
(Offset 67h)
Bit 7
RCAD
0
6
5
4
3
2
1
Bit 0
NA Delay
0
Bank 5 width Bank 4 width Bank 3 width Bank 2 width Bank 1 width Bank 0 width
0
0
0
Reset
0
0
0
Offset 67h
Bit 6
0
0
1
1
Offset 51h
Bit 3
0
1
0
1
PBSRAM Read Hit
Timing
3-1-1-1-1-1-1-1
3-1-1-1-2-1-1-1
3-1-1-1-2-1-1-1
3-1-1-1-3-1-1-1
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參數(shù)描述 |
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