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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 52/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-13
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
5.2.3
Write Buffers
The AMD-640 system controller includes CPU-to-DRAM and
PCI-to-DRAM write buffers to improve performance during
cache read and write miss cycles.
On a cache read hit to a modified line, the buffers allow
subsequent cache lines to be read while the altered line is
written back to DRAM. On cache write misses, the AMD-640
system controller asserts the BRDY# line, enabling the
processor to start the next cycle while the buffered data is
written to DRAM.
The AMD-640 system controller also allows reads to bypass
pending writes (see Section 5.1.3, page 5-5).
5.2.4
Cacheable Region
Only DRAM attached to the AMD-640 system controller is
cacheable. The cacheable region is further limited by the
following factors:
n The size of the DRAM and cache
n The number of tag lines enabled by the Cache Control 1
configuration register, offset 50h (page 7-11)
n The settings in the Non-Cacheable Region configuration
registers, offsets 54h–57h (page 7-15)
n The cacheability of video and system BIOS as determined
by the Shadow Ram Control configuration registers, offsets
61h–63h (page 7-21)
The normal cacheable region is the lesser of the DRAM size
and 256 times the cache size (512 or 1024 if 9 or 10 tag bits,
respectively, are used). The normal cacheable region is
decoded automatically and does not require setting any
configuration registers.
Within the normal cacheable region, two noncacheable areas
can be specified by the Non-Cacheable Region configuration
registers (page 7-15).
The upper memory region (A0000h to FFFFFh) is
noncacheable by default because it corresponds to the
memory-mapped I/O ports. However, the video and system
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PDF描述 |
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參數(shù)描述 |
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