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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 41/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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5-2
Functional Operation
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
bytes (four quadwords). The write buffers are always enabled.
The memory controller supports both single and block writes.
Block writes are more common in a typical system than single
writes because most processors use writeback caches, which
transfer data in blocks. When a writeback cache is employed,
the AMD-640 system controller sees a block transaction every
time the processor clears a cache line. The controller’s posted
write buffers can handle four back-to-back block transactions
without wait states. Figure 5-1 shows how the posted write
buffers are organized.
Figure 5-1.
Posted Write Buffer Organization
The write buffers are organized as pseudo FIFO (First-In-First-
Out) buffers, i.e. writes from the buffers to memory are
performed in the order they are received from the processor.
Four consecutive write transactions, whether single or block,
will fill all four 32-byte buffers. Write buffers continue to
accept data until either the buffers are full or all data from the
processor has been received, at which point the controller
begins writing data to the DRAM. As each pending write to
main memory is performed, freeing the corresponding buffer,
Write
Control
Logic
Processor
Address
Bus
Processor
Data
Bus
Memory
Data
Bus
Buffer 1
Address Tag
Buffer 2
Address Tag
Buffer 3
Address Tag
Buffer 4
Address Tag
Buffer 1 Data
32 bytes
Buffer 2 Data
32 bytes
Buffer 3 Data
32 bytes
Buffer 4 Data
32 bytes
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