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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 46/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-7
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
The AMD-640 system controller can support a 9-bit or 10-bit
tag RAM by enabling TA9 and TA8 in configuration register
50h. Refer to section 7.4.1 on page 7-11. TA8 extends the
cacheable region to one gigabyte. TA9 extends it to two
gigabytes. Alternatively, TA7 can be programmed to function
as a modify bit, as shown in Table 5-2.
.
5.2.2
Cache Operation
The AMD-640 system controller contains an integrated 10-bit
cache tag comparator which is active during every cache
access cycle from either the processor or a PCI initiator. It
compares the command address with the tag SRAM to
determine if the cycle is a cache hit or cache miss.
Cache Hits
The action taken on a cache read hit is the same for all cache
schemes, but varies for different schemes on a cache write hit.
In the writethrough scheme the AMD-640 system controller
writes data to DRAM immediately when a cache line is
modified. In the writeback scheme employing a modify bit, the
AMD-640 system controller merely sets the modify bit of the
altered cache line when a line is modified.
On a PCI cycle, the AMD-640 system controller snoops the
processor’s L1 cache. If it contains the desired PCI data and it
has been modified, the cache line must be written back.
However, the writeback forwarding feature allows the PCI
initiator to read the cache data before the writeback takes
place. Processor writeback cycles are handled as normal
processor write cycles.
Table 5-3 shows the actions taken by the AMD-640 system
controller on a cache hit cycle.
Table 5-2.
Writeback Configurations for 7-Bit Tag with Modify Bit
Cache Size
TA[6:0]
Tag Size
Tag RAM
Address
A[17:5]
A[18:5]
A[19:5]
A[20:5]
Cacheable Region
256 Kbytes
512 Kbytes
1 Mbyte
2 Mbytes
A[24:18]
A[25:19]
A[26:20]
A[27:21]
8Kx8
16Kx8x2
32Kx8
32Kx8x2
32 Mbytes minus cache size
64 Mbytes minus cache size
128 Mbytes minus cache size
256 Mbytes minus cache size
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PDF描述 |
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