- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 125/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁當(dāng)前第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁
7-28
Configuration Registers
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
Bit 7
64 Mbit SDRAM Interleave (RW)
—This bit is relevant only for 64-Mbit SDRAM
with bit 5 set.
0=2-bank interleave (default)
1=4-bank interleave
SDRAM Burst Write (RW)
0=Disabled (default)
1=Enabled
SDRAM Bank Interleave Enable (RW)
—This feature increases performance by
reducing the number of clocks required.
0=Disabled (default). Timing for a 3-line burst is 8-1-1-1-3-1-1-1-3-1-1-1.
1=Enabled. Timing for a 3-line burst is 8-1-1-1-1-1-1-1-1-1-1-1.
Reserved (always reads 0)
SDRAM CAS# Latency (RW)
0=Cycle latency is 2 (default)
1=Cycle latency is 3
Note:
It is possible to program CAS latencies of 1, 2, or 3 into any SDRAM
bank regardless of the value set by bit 3. Programming a different CAS
latency value in memory than the value implemented by this register
can result in miscommunication.
SDRAM Operation Mode Select (RW)
—These commands are used in the
SDRAM detection algorithm. Refer to the BIOS porting guide.
000 = normal SDRAM mode (default)
001 = NOP command enabled
010 = CPU-to-DRAM cycles are converted to All Banks Precharge
commands
011 = CPU-to-DRAM cycles are converted to commands driven on
MA[11:0]. The BIOS selects an appropriate host address for each
memory row of memory to generate the appropriate commands.
100 = CAS#-Before-RAS# cycle enable
101 to 111 = Reserved
Bit 6
Bit 5
Bit 4
Bit 3
Bits 2–0
7.5.14
SDRAM Control Register
(Offset 6Ch)
Bit 7
64MBSI
0
6
5
4
3
2
1
Bit 0
SBW
0
SBIE
0
Reserved
0
SCL
0
SOMS
0
Reset
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMD-645 | Peripheral Bus Controller(外圍總線控制器) |
| AMD-751 | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲器控制器、AGP控制器和PCI總線控制器) |
| AMD-756 | Peripheral Bus Controller(外圍總線控制器) |
| AMD ATHLON | 32-Bit Microprocessor with 3D Multimedia Performance and Digital Video(32位微處理器帶3D多媒體性能和數(shù)字視頻) |
| AMD-K5 | 32-Bit Superior Price/Performance Value Microprocessor(32位高性/價(jià)比微處理器) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMD-640CHIPSET | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Peripheral IC |
| AMD650-N10D-T | 制造商:SMC Corporation of America 功能描述:Micro Mist Separator, 6000 L/min(ANR), 1-in NPT Port, N.O. Auto Drain, 99.9% Effic. |
| AMD-750 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:AMD-750? Chipset Overview |
| AMD-751 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:AMD-751 - AMD-751 System Controller Revision Guide |
| AMD-751AC | 制造商:Advanced Micro Devices 功能描述:SYSTEM CONTROLLER, 492 Pin, BGA |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。