- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號(hào)： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲(chǔ)器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和的PCI總線控制器）） |
| 文件頁(yè)數(shù)： | 74/159頁(yè) |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Functional Operation
5-35
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
Figure 5-18. PCI Write
Figure 5-19 depicts a burst write with four data transfers on
the PCI bus initiated by the AMD-640 system controller. This
example also includes a wait state inserted by the target for
both the first and the third data transfers. The target inserts
the wait state by delaying the assertion of TRDY# for the first
transfer. To insert a wait state in the third transfer, the target
deasserts TRDY# for one PCLK, then reasserts TRDY# when it
is ready to receive the third data transfer.
Figure 5-19. PCI Burst Write
1
2
ADDR
DATA1
CMD
BE#
ADDRESS
PHASE
DATA
PHASE
IDLE
CLK
FRAME#
AD
C/BE#
IRDY#
TRDY#
DEVSEL
3
1
2
3
4
5
6
7
8
ADDR
DATA1
DATA2
CMD
DATA3
BE#
ADDRESS
PHASE
DATA
PHASE
DATA
PHASE
IDLE
DATA4
CLK
FRAME#
AD
C/BE#
IRDY#
TRDY#
DEVSEL
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參數(shù)描述 |
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