- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 38/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Signal Descriptions
4-11
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
GWE#
Global Write Enable
GWE# connects to the global write inputs of the cache SRAMs.
The AMD-640 system controller asserts GWE# off the rising
clock edge during L2 cache line fills to enable the SRAMs to
receive each quadword of the line being returned by the
DRAM controller.
Output
TA[9:0]
Tag Address
TA[9:0] are used to read and write the cache page number to
and from external tag RAM. They function as outputs during
L2 cache line fills and as inputs at all other times.
Bidirectional
TAGWE#
TAG Write Enable
The AMD-640 system controller asserts TAGWE# on the rising
edge of HCLK to enable the L2 cache tag SRAMs to receive the
next tag address.
Output
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PDF描述 |
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參數(shù)描述 |
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