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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 89/159頁 |
| 文件大小： | 1900K |
| 代理商： | AMD-640 |
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5-50
Functional Operation
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
PCI Bus Initiator
Write:
L1 Miss, Modified L2
Hit
Figure 5-32 shows a PCI initiator write to DRAM. L1 and L2 are
snooped. L1 is a miss but L2 is a hit and is modified. The
controller reads the modified L2 line into the DRAM write
buffer, merges it with the PCI data, and writes the merged
data to DRAM. TAGWE# invalidates the L2 cache entry by
writing FFh. The first CAS# assertion indicates that a DRAM
read access is started in parallel with interrogating the cache.
The DRAM read aborts when the write cache hit is recognized.
Figure 5-32. PCI Bus Initiator Write: L1 Miss, Modified L2 Hit
Snoop L1
Addr
MWR
A
B
C
D
Write to DRAM
G
I
J
H
Read Data from L2
AB
I
CD
J
Snoop L2 Hit
FF
Invalidate L2 entry
Read started
HCLK
W/R3
ADS#
EADS#
BRDY#
HA[31:3]
BE[7:0]#
KEN#/INV
CACHE#
HITM#
AHOLD
BOFF#
CADV#
COE#
CADS#
CE1#
GWE#
TAGWE#
TA[9:0]
HD[63:0]
MD[63:0]
MA[13:0]
RAS[5:0]#
CAS[7:0]
WEx#
PCLK
FRAME#
DEVSEL#
AD[31:0]
C/BE[3:0]#
IRDY#
TRDY#
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PDF描述 |
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參數(shù)描述 |
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