- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366557 > AMD-640 (Advanced Micro Devices, Inc.) 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) PDF資料下載
參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲(chǔ)器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲(chǔ)器控制器，系統(tǒng)存儲(chǔ)器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 35/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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4-8
Signal Descriptions
AMD-640 System Controller Data Sheet
21090C/0—June 1997
Preliminary Information
4.3
DRAM Interface Signals
CAS[7:0]#/
DQM[7:0]#
Column Address Strobe/
Data Mask
CAS[7:0]# generate column address strobes for FPM and EDO
DRAM during processor-to-DRAM and PCI-to-DRAM cycles.
CAS7# connects to the most-significant byte of each bank, and
CAS0# connects to the least-significant byte. The width and
delay of these signals are adjustable.
Outputs
For SDRAM, these lines function as data masks DQM[7:0]# for
each byte during SDRAM write cycles.
MA[13:0]
Memory Address
The multiplexed row and column address bits MA[13:0]
connect to the system DRAMs. They can address any size
DRAM from 256 Kbits to 16 Mbits by n bits.
Outputs
MD[63:0]
Memory Data
MD[63:0] connect to the DRAM data bus. They are driven by
the DRAM when reading. They are driven by the AMD-640
system controller during writes.
Bidirectional
MPD[7:0]
Memory ECC
MPD[7:0] carry error correction codes for the eight bytes of
data on MD[63:0]. They are inputs to the AMD-640 system
controller during DRAM read cycles and outputs during
DRAM write cycles.
Bidirectional
RAS[5:0]#/
CS[5:0]#
Row Address Strobe 5:0/
Chip Selects 5:0
RAS[5:0]# generate row address strobes for the DRAM banks,
either during CPU-to-DRAM or PCI-to-DRAM accesses or in
sequence during DRAM refresh cycles.
Outputs
CS[5:0]# function as chip select lines for SDRAMs if bits 5–4 in
configuration register 60h select SDRAM.
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