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參數(shù)資料
| 型號： | AMD-640 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 64-Bit Socket 7 Interface, Integrated Write back Cache Controller, System Memory Controller, and PCI Bus Controller.(64位系統(tǒng)控制器(包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和PCI總線控制器)) |
| 中文描述： | 64位Socket 7的接口，集成寫回高速緩沖存儲器控制器，系統(tǒng)內(nèi)存控制器和PCI總線控制器。（64位系統(tǒng)控制器（包括高速緩沖存儲器控制器，系統(tǒng)存儲器控制器和的PCI總線控制器）） |
| 文件頁數(shù)： | 120/159頁 |
| 文件大?。?/td> | 1900K |
| 代理商： | AMD-640 |
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Configuration Registers
7-23
21090C/0—June 1997
AMD-640 System Controller Data Sheet
Preliminary Information
Bits 7-6
RAS# Precharge Time (RW)
00 = 2T (50 ns DRAM)
01 = 3T (60 ns DRAM)
10 = 4T (70 ns DRAM) (default)
11 = 6T
RAS# Pulse Width (RW)
00 = 3T (50 ns DRAM)
01 = 4T (60 ns DRAM)
10 = 5T (70 ns DRAM) (default)
11 = 6T
CAS# Pulse Width (RW)
These two bits determine the number of CAS cycles for fast page mode
and EDO DRAM, as shown in Table 7-8.
Bits 5-4
Bits 3-2
Bit 1
Write Pulse Width (RW)
0=1T
1=2T (default)
Column Address to CAS# Delay (RW)
0=1T
1=2T (default)
Note:
T = 1 HCLK period.
Bit 0
7.5.8
DRAM Timing
(Offset 64h)
Bit 7
RAS# Precharge Time
1
6
5
4
3
2
1
Bit 0
RAS# Pulse Width
1
CAS# Pulse Width
1
Write PW
1
CACAS#D
1
Reset
0
0
0
Table 7-8.
CAS# Pulse Width
Bits 3–2
00
01
10
11
FPM Cycles
1T
2T
3T
4T
EDO cycles
4T
1T
2T
3T
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