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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 73/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 68 -
0
R/W
DMA operation enable bit
1 = DMA operation is enabled.
0 = DMA operation is disabled.
A specific DMA channel is enabled when both of this bit and the corresponding channel
enable bit (DMENx) are set.
9.1.3
DMAC operation
For correct DMA operation, the DMA address register (ADRx or ASR), DMA buffer size register (TNRx), DMA
channel control register (CCRx), and DMA operation register (DMAOR) must be set properly. Then the DMAC
performs DMA data transfers as follows.
z
The DMAC checks if the corresponding channel enable bit (DMENx, Bit 0 of CCRx) and the DMAEN
(Bit 0 of DMAOR) are enabled.
z
When there is a transfer request from internal or external I/O and the DMA transfer in the corresponding
channel is enabled, the DMAC initiates DMA data transfers according to the bus size, transfer direction and
bus mode.
z
The DMAC ends data transfers and sets the corresponding interrupt flag (FLAGx of FLAGR) when the
whole buffer is transferred (when the internal count value equals TNRx or TSR). If the interrupt mask bit of
the channel is set (and the DMA interrupt is enabled in the interrupt controller), a DMA transfer end interrupt
request is sent to the CPU core.
DMA Channel Priority
When the DMAC receives simultaneous DMA transfer requests, the channel with the higher priority is served
first. The channel priorities are programmable in the DMAOR register.
DMA bus mode
Burst mode
(for Channel 2)
Once the bus mastership is obtained, the transfer is performed continuously by the burst length (BURST,
Bit 7 of CCR2) as long as nDMAREQ pin is driven high. Then the bus mastership is given to the CPU.
Exception mode
(cycle-steal mode)
In the exception mode, the bus mastership is given to the CPU core whenever one transfer is completed
DMA transfer request
The DMA transfer request should be disabled by I/O device module.
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