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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 50/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 45 -
memory. During these accesses the data path is controlled (in the EBI) to demultiplex the four bytes into one
32-bit word on the AMBA ASB bus.
7.2.3
Wait states generation
The Static Memory Controller supports wait states for read and write accesses. This is configurable between
one and 16 wait states for standard memory access, and zero and 15 wait states for burst mode. The Static
Memory Controller also allows transfers to be extended indefinitely, using the EXPRDY signal. To hold the
current transfer, EXPRDY must be LOW on the falling edge of BCLK before the last cycle of the accesses.
The transfer cannot complete until EXPRDY is HIGH for at least one cycle.
7.2.4
Burst read control
Up to four consecutive locations in 8-, 16- or 32-bit memories can be read in one burst.
If the bus width of external memory is less than that of internal bus, you have to set the value of
BURST
READ WAIT STATE
in
7.3.1 MEM Configuration Register
more than 1 cycle for stable data transfers between
them.
7.2.5
Byte lane write control
This controls nRWE [3:0] according to transfer width, BA [1:0] and the access sequencing. The table below
shows nRWE coding case by little endian accessing to 32,16,8-bit external memory bus.
CASE1. ACCESS: Write, 32-Bit external bus
BSIZE [1:0]
BA [1:0]
10(WORD)
XX
01(HALF)
1X
0X
00(BYTE)
11
10
01
00
CASE2. ACCESS: Write, 16-Bit external bus
BSIZE [1:0]
BA [1:0]
IA [1:0]
*1
10(WORD)
XX
1X
XX
0X
01(HALF)
1X
1X
0X
0X
00(BYTE)
11
1X
10
1X
01
0X
00
0X
CASE3. ACCESS: Write, 8-Bit external bus
BSIZE [1:0]
BA [1:0]
IA [1:0]
*1
10(WORD)
XX
11
XX
10
XX
01
XX
00
01(HALF)
1X
11
1X
10
0X
01
nRWE [3:0]
0000
0011
1100
0111
1011
1101
1110
nRWE [3:0]
1100
1100
1100
1100
1101
1110
1101
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nRWE [3:0]
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