參數(shù)資料
型號： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁數(shù)： 45/179頁
文件大小： 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 40 -
6.2.2
SDRAM Controller Refresh Timer Register (SDREF)
0x8000.0004
-
Reserved
15 – 0
SDREF
Bits
15:0
Type
R/W
Function
A 16-bit read/write register that is programmed with the number of BCLK ticks that should
be counted between SDRAM refresh cycles. For example, for the common refresh period
of 16us, and a BCLK frequency of 50MHz, the following value should be programmed into
it:
16x10-6 * 50x106 = 800
The refresh timer defaults to a value of 128, which for a 16us refresh period assumes a
worst case (i.e. slowest) clock rate of:
128/(16x10E-6) = 8 MHz
The refresh register should be programmed as early as possible in the system start-up
procedure, and in the first few cycles if the system clock is less than 8MHz.
6.2.3
SDRAM Controller Write buffer flush timer Register (SDWBF)
0x8000.0008
-
Reserved
2 - 0
SDWBF
Bits
2:0
Type
R/W
Function
A 3-bit read/write register that sets the time-out value for flushing the quad word merging
write buffer. The times are given in the following table.
Timer value BCLK ticks between time-outs
111 128
110 64
101 32
100
16
011 8
010 4
001 2
000 Time-out disabled
6.2.4
SDRAM Controller Wait Driver Register (SDWAIT)
0x8000.000C
-
Reserved
3 – 0
SDWAIT
Bits
3:0
Type
R/W
Function
This value specifies the waited delay time (BLCK cycles) of the BWAIT signal of the system
bus (AMBA ASB); default value is 1. This register affects only the external device with DMA
channel-2 operation and does not affect channel-0 and channel-1. During access to the
external device with DMA channel-2, Write-Back buffer is always enable even if SDCON
(SDRAM Controller Configuration Register)'s W bit (Write-Back buffer enable) is reset
(disabling the operation of Write-Back Buffer).
6.3
Power-up Initialization of the SDRAMs
The SDRAMs are initialized by applying power, waiting a prescribed amount of settling time (typically 100us),
performing at least 2 auto-refresh cycles and then writing to the SDRAM mode register. The exact sequence is
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