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參數(shù)資料
| 型號： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 139/179頁 |
| 文件大?。?/td> | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 134 -
DLL
IER
DLM
IIR
FCR
LCR
MCR
LSR
MSR
SCR
UartEN
Divisor Latch Least Significant Byte (DLAB = 1)
Interrupt Enable Register (DLAB = 0)
Divisor Latch Most Significant Byte (DLAB = 1)
Interrupt Identification Register (Read)
FIFO Control Register (Write)
Line Control Register
Modem Control Register
Line Status Register
Modem Status Register
Scratch Register
UART Enable Register
In Uart 1, this bit width is 4 (support SIR)
UxBase+0x04
8
0x0
UxBase+0x08
8
0x1
0x0
0x0
0x0
0x60
0xX0
0x0
0x0
UxBase+0x0C
UxBase+0x10
UxBase+0x14
UxBase+0x18
UxBase+0x1C
UxBase+0x30
8
3
8
8
8
1
or 4
Table 10-9 UART/SIR Register Summary
10.8.2.1
RBR/THR/DLL
UxBase+0x00
0
7
Data Bit 7 ~ Data Bit 0 (RBR, THR; DLAB = 0)
Bit 7 ~ Bit 0 (DLL; DLAB = 1)
6
5
4
3
2
1
Bits
7:0
Type
R/W
Function
When DLAB = 0, read this register represents RBR while writes does THR.
When DLAB = 1, DLL will be read or written.
10.8.2.2
IER/DLM
This register enables the five types of UART interrupts. Each interrupt can individually activate the interrupt
(INTUART) output signal. It is possible to totally disable the interrupt Enable Register (IER). Similarly, setting
bits of the IER register to logic 1 enables the selected interrupt(s). Disabling an interrupt prevents it from being
indicated as active in the IIR and from activating the INTUART output signal. All other system functions
operate in their normal manner, including the setting of the Line Status and MODEM Status Registers. Table
13-6: Summary of registers on page 13-10 shows the contents of the IER. Details on each bit follow.
UxBase+0x04
0
DATA RDY
INTR
7
6
5
4
3
2
1
TX EMPTY
INTR
0
0
0
0
MS INTR
LS INTR
Bit 7 ~ Bit 0 DLM; (DLAB = 1)
Function
IER
0
0
0
0
Enables the MODEM Status Interrupt when
set to logic 1.
Enables the Receiver Line Status Interrupt
when set to logic 1.
Enables the Transmitter Holding Register
Empty Interrupt when set to logic 1.
Enables
the
Received
Interrupt (and time-out interrupts in the FIFO
mode) when set to logic 1.
Bits
Type
DLM
Most significant byte of Divisor Latch
7
6
5
4
3
R/W
R/W
R/W
R/W
R/W
2
R/W
1
R/W
0
R/W
Data
Available
10.8.2.3
IIR/FCR
UxBase+0x08
0
7
6
5
4
3
2
1
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