參數(shù)資料
型號： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁數(shù)： 25/179頁
文件大?。?/td> 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 20 -
2.2.2
Multiple Function Pins
2.2.2.1
PORT A
Data Input/Output
Primary
(nTEST
nPLLENABLE)
~AEN* &
~AMULSEL**
|
&
GPIO Enable
(nTEST
nPLLENABLE
AEN &
~AMULSEL
|
&
)
MultiFunction
Enable
(nTEST
nPLLENABLE ) &
~AEN &
AMULSEL
|
BOTH Enable
(nTEST
nPLLENABLE
AEN &
AMULSEL
|
&
)
Analog Test
(~nTEST & ~nPLLENABLE)
I
KSCANI0
KSCANI1
KSCANI2
KSCANI3
KSCANI4
KSCANI5
KSCANI6
KSCANI7
* AEN : GPIO PORT A Enable Register (0x8002.301C).
** AMULSEL : GPIO PORT A Multi-Function Select Register (0x8002.30A4).
2.2.2.2
PORT B
Data Input/Output
Primary
nTEST
&
~nPLLENABLE
&
~BEN*
BEN
I
O
I
O
nURING
PORTB0
PORTB0
nUDTR
PORTB1
PORTB1
nUCTS
PORTB2
PORTB2
nURTS
PORTB3
PORTB3
nUDSR
PORTB4
PORTB4
nUDCD
PORTB5
PORTB5
PORTB6
PORTB6
PORTB6
PORTB6
PORTB7
PORTB7
PORTB7
PORTB7
PORTB8
PORTB8
PORTB8
PORTB8
PORTB9
PORTB9
PORTB9
PORTB9
PORTB10
PORTB10
PORTB10
PORTB10
PORTB11
PORTB11
PORTB11
PORTB11
* BEN : GPIO PORT B Enable Register (0x8002.303C).
O
KSCANO0
KSCANO1
KSCANO2
KSCANO3
KSCANO4
KSCANO5
KSCANO6
KSCANO7
I
PORTA0
PORTA1
PORTA2
PORTA3
PORTA4
PORTA5
PORTA6
PORTA7
PORTA8
PORTA9
PORTA10
PORTA11
PORTA12
PORTA13
PORTA14
PORTA15
O
PORTA0
PORTA1
PORTA2
PORTA3
PORTA4
PORTA5
PORTA6
PORTA7
PORTA8
PORTA9
PORTA10
PORTA11
PORTA12
PORTA13
PORTA14
PORTA15
I
USIN2
USIN3
IRDIN
O
PORTA0
PORTA1
PORTA2
USOUT2
IRDOUT
PORTA8
PORTA9
PORTA10
USOUT3
I
PORTA0
PORTA1
PORTA2
PORTA3
PORTA4
PORTA5
PORTA6
PORTA7
PORTA8
PORTA9
PORTA10
PORTA11
PORTA12
PORTA13
PORTA14
PORTA15
O
PORTA0
PORTA1
PORTA2
PORTA3
PORTA4
PORTA5
PORTA6
PORTA7
PORTA8
PORTA9
PORTA10
PORTA11
PORTA12
PORTA13
PORTA14
PORTA15
I
TPLL3FREQSEL[0]
TPLL3FREQSEL[1]
TPLL3FREQSEL[2]
TPLL3FREQSEL[3]
TPLL3FREQSEL[4]
TPLL3FREQSEL[5]
TPLL3PWDN
TAIOSTOP
TACH[0]
TACH[1]
TACH[2]
TACH[3]
TACH[4]
O
TPLL3CLKOut
TPLL3CLKQOut
TPLL3LOCKOut
GPIO Enable
nTEST
~nPLLENABLE
&
&
Normal Bypass
nTEST
nPLLENABLE
&
Normal TEST
~nTEST
nPLLENABLE
~BEN
I
TBLCLK
TBCCLK
TBFCLK
TBQFCLK
TBBCLK
TREQB
TREQA
&
&
UART TEST
~nTEST
nPLLENABLE
BEN
I
nURING
nUCTS
nUDSR
nUDCD
TREQB
TREQA
&
&
Analog Test
~nTEST
~nPLLENABLE
&
I
nURING
nUCTS
nUDSR
nUDCD
TBFCLK
TBQFCLK
TBBCLK
TBLCLK
TBCCLK
O
nUDTR
nURTS
O
TACK
O
nUDTR
nURTS
TACK
I
TACLK
TREQB
TREQA
O
TAD[9]
TAD[8]
TAD[7]
TACK
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