參數(shù)資料
型號(hào)： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁(yè)數(shù)： 52/179頁(yè)
文件大小： 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 47 -
7.4
The following timing diagrams show sequential and non-sequential read and write accesses.
For information on the AMBA bus internal signals refer to the AMBA specification (ARM IHI 0011A)
7.4.1
Read normal wait (Non-Sequential mode)
Examples of the SMI Read, Write wait timing diagram
This timing diagram shows a non-sequential read accesses with 5 wait cycles (MEM config register = 0x058).
*
NOTE 1.4
BCLK
nRC
nROE
A
R
R
D
BTRAN
Nonseq_TRAN
A
BA
DSELx
BWAIT
D(A)
The AMBA Bus internal signals
*
NOTE 1.1
*
NOTE 1.2
*
NOTE 1.3
The SMI Control signals
*NOTE 1.1: BWAIT time = BCLK x 5 wait cycle
*NOTE 1.2: Valid the SMI address latch on the ASB Bus address when BA and DSEL are valid condition.
*NOTE 1.3: After generated SMI control signals and the end of 5wait cycles, external device read data is valid
with SMI address (RA), nRCS, and nROE.
*NOTE 1.4: External Memory access time. It is the same as Wait time (i.e. BWAIT cycle time = 5 wait cycle)
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