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參數(shù)資料
| 型號(hào)： | HMS30C7202N |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Highly-intergrated MPU |
| 中文描述： | 高intergrated微處理器 |
| 文件頁數(shù)： | 72/179頁 |
| 文件大小： | 2127K |
| 代理商： | HMS30C7202N |
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 67 -
Bits
13:0
Type
R/W
Function
Write: Size of Channel 2 buffer (in unit of transfer size, max.
16383
)
Read: Number of data in Channel 2 buffer which remain to be transferred (in unit of transfer
size)
9.1.2.11
CCR2
0x8000.4028
-
Reserved
8
ISA
7
BURST
6
5
TYPE
4
SIZE
3
2
MASK2
1
MODE2
0
DMEN2
Bits
8
7:6
5
4:3
2
Type
R/W
R/W
R/W
R/W
R/W
Function
External bus type 0: not ISA type (Default) 1: ISA type
Burst length 11: 32 beats 10: 16 beats 01: 8 beats 00: 4 beats
Transfer type 0: exception mode 1: burst mode
Transfer size 11: reserved 10: word 01: half word 00: byte
Transfer end interrupt mask bit of Channel 2
1 = Interrupt request is generated when the DMA transfer of the whole buffer is completed.
0 = No Interrupt request is generated when the DMA transfer of the whole buffer is completed.
Transfer direction
0 = Transfer from SDRAM to external I/O
1 = Transfer from external I/O to SDRAM
Channel 2 enable bit
1 = Channel 2 is enabled.
0 = Channel 2 is disabled.
* Note: The burst mode must be used in the external bus type of ISA
9.1.2.12
FLAGR
1
R/W
0
R/W
0x8000.4044
-
Reserved
3
FLAG2
2
FLAG1
1
FLAG01
0
FLAG00
Bits
3
Type
R/W
Function
Interrupt flag of Channel 2
Set when the whole transfer of Channel 2 buffer is completed.
If MASK2 (Bit 2 of CCR2) is set, there is an interrupt request.
Interrupt flag of Channel 1
Set when the whole transfer of Channel 1 buffer is completed.
If MASK1 (Bit 2 of CCR1) is set, there is an interrupt request.
Interrupt flag of the first buffer of Channel 0
Set when the whole transfer of the first buffer of Channel 0 is completed.
If MASK01 (Bit 2 of CCR0) is set, there is an interrupt request.
Interrupt flag of the second buffer of Channel 0
Set when the whole transfer of the second buffer of Channel 0 is completed.
If MASK00 (Bit 1 of CCR0) is set, there is an interrupt request.
Note: Each flag bit is cleared by writing ‘1’ to its bit position
.
9.1.2.13
DMAOR
2
R/W
1
R/W
0
R/W
0x8000.4054
-
Reserved
2
PRMD
1
0
DMAEN
Bits
2:1
Type
R/W
Function
Defines the channel priorities in case of simultaneous transfer requests for multiple channels.
11: ch0 > ch1 > ch2
10: ch2 > ch1 > ch0
01: ch1 > ch0 > ch2
00: ch1 > ch2 > ch0 (initial value)
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