參數(shù)資料
型號(hào)： HMS30C7202N
廠商： Electronic Theatre Controls, Inc.
英文描述： Highly-intergrated MPU
中文描述： 高intergrated微處理器
文件頁數(shù)： 115/179頁
文件大?。?/td> 2127K
代理商： HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 110 -
10.3
Interrupt Controller
The HMS30C7202 has a fully programmable priority, individually maskable, vectored interrupt controller. This
feature reduces the software overhead in handling interrupts. The Interrupt controller can trigger the Fast
interrupt request (NFIQ) and the standard interrupt request (NIRQ) from any interrupt source (on-chip
peripherals and GPIOs). The fully programmable priority encoder allows the user to define the priority of each
interrupt source. External interrupt sources can be positive or negative edge triggered or high or low level
sensitive, depending on the value programmed in the EDGE and POL registers (see GPIO registers).
ID Code
Interrupt Source
ID Code
00
PMU
10
01
DMA
11
02
LCD
12
03
Sound
13
04
Reserved
14
05
USB
15
06
MMC
16
07
RTC
17
08
UART0
18
09
UART1
19
0A
UART2
1A
0B
UART3
1B
0C
KBD (KeyBoard Interface)
1C
0D
PS2
1D
0E
AIC
0F
Timer0
Table 10-2 Interrupt controller Configuration
Note
The inputs GPIOB [10] and GPIOB [11] have internally a de-bouncing logic, which allows the direct connection to a
button (e.g. for deep sleep and Hot Sync.).
10.3.1
Block diagram
Interrupt Source
Timer1 or Timer2 or Timer3(64Bit)
Watchdog
Reserved
Reserved
GPIOB0 (GPIOB [10])
GPIOB1 (GPIOB [11])
GPIOA
GPIOB
GPIOC
GPIOD
GPIOE
ARM core (COMMRX debug only)
ARM core (COMMTX debug only)
SmartMedia Card
Software (auto generation by CPU
register set)
1E
Interrupt
sampling
BUS
I/F
APB bridge
source
Interrupt
Priority
control
FIQ
generation
IRQ
generation
NIRQ
NFIQ
Figure 10-1 Interrupt controller block diagram
10.3.2
Registers
Address
0x8002.4000
0x8002.4004
0x8002.4008
Name
IER
ISR
IVR
Width
31
31
32
Default
0x00000000
0x00000000
0x00000000
Description
Interrupt enable register
Interrupt status register
IRQ vector register
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