參數(shù)資料
型號: HMS30C7202N
廠商: Electronic Theatre Controls, Inc.
英文描述: Highly-intergrated MPU
中文描述: 高intergrated微處理器
文件頁數(shù): 126/179頁
文件大小: 2127K
代理商: HMS30C7202N
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HMS30C7202N
2004 MagnaChip Semiconductor Ltd. All Rights Reserved. Version 1.1
- 121 -
10.5.2.4
PSINTR
0x8002.C00C
4
TRANSMIT
TIMEOUT
3
RECEIVE
TIMIEOUT
2
PARITY
ERROR
1
0
RX INTR
TX INTR
Bits
7:5
4
Type
-
R/O
Function
Reserved
Set when PS/2 controller fails to send a complete byte data to external device in a given time.
The time limit is defined in PSTXMT register. PS/2 controller doesn’t try to re-transmit the
data. Reset when PSSTAT register is read.
Set when a byte data was not constructed in a certain predefined time limit due to no more bit
received or bit-rate is too slow. The time limit is defined in PSTREC register. PSDATA shows
the incomplete data that has been received by that time. Reset as soon as the next byte data
is arrived.
Set when the last received data has parity error. Cleared when the very next byte data is
arrived.
Set when PS/2 controller receives a byte data from external device. Cleared when PSDATA
register is read. When PSCONF.RXINTREN is reset, the only way to know that receiver
interrupt is generated is to read this bit.
Set when PS/2 controller completes to transmit a byte data to external device. Cleared when
PSSTAT register is read. When PSCONF.TXINTREN is reset, poll this bit to confirm that the
transmission is completed.
3
R/O
2
R/O
1
R/O
0
R/O
10.5.2.5
PSTDLO
0x8002.C010
7
PSTDLO
6
5
4
3
2
1
0
Bits
7:0
Type
R/W
Function
t
PSTDLO
means the period that defines PCLK low period before initiates transmission (A in
Figure 10-3
PS/2 Controller Transmitting Data Timing Diagram
). Usually the value is 64us. To meet this condition, user must set this timing register properly.
INT(64us/(PCLK period) – 1) is appropriate value for this register.
A: t
PSTDLO
, B: t
PSTPRI
, C: t
XMT
, D: t
PSTXMT
Figure 10-3 PS/2 Controller Transmitting Data Timing Diagram
10.5.2.6
PSTPRI
0x8002.C014
7
PSTPRI
6
5
4
3
2
1
0
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