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參數(shù)資料
| 型號(hào)： | CDK8920A |
| 廠商： | Cirrus Logic, Inc. |
| 英文描述： | CRYSTAL LAN ISA PLUG-AND-PLAY ETHERNET CONTROLLER |
| 中文描述： | 水晶藍(lán)的ISA即插即用，即插即用以太網(wǎng)控制器 |
| 文件頁數(shù)： | 122/144頁 |
| 文件大?。?/td> | 1229K |
| 代理商： | CDK8920A |
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The output pins not included in this test are:
Pin Name
DO+
DO-
TXD+
Pin #
121
122
125
Pin Name
TXD-
RES
XTAL2
Pin #
126
131
136
Input Cycle
During the Input Cycle, the falling edge of AEN
causes the state of each selected pin to be trans-
ferred to EEDO (that is, EEDO will be high or
low depending on the input level of the selected
pin). This cycle begins with SLEEP and ad-
vances clockwise through each of 37 input pins
(all digital input pins except for AEN) and each
of the 16 bi-directional pins, one pin at a time.
The following is a list of input pins and bi-direc-
tional pins that are tested during the Input Cycle:
Pin Name
EEDI
DACK7
DACK6
DACK5
SD08-SD15
MEMW
Pin #
7
10
15
17
Pin Name
SA0 - SA11
REFRESH
SA12- SA16
IOR
IOW
SD0 - SD7
Pin #
58-66,80-82
83
84-88,
89
90
96-99,
102-105
114
116
45-51
27-24,21-18
28
MEMR
SBHE
29
52
RESET
SLEEP
LA17-23
The input pins not included in this test are:
Pin Name
AEN
TEST
DI+
DI-
CI+
Pin #
91
115
117
118
119
Pin Name
CI-
RXD+
RXD-
XTAL1
Pin #
120
129
130
135
After the Input Cycle is complete, one more cy-
cle of AEN returns all digital output pins and
bi-directional pins to a high-impedance state.
Continuity Cycle
The combination of a complete Output Cycle, a
complete Input Cycle, and an additional AEN cy-
cle is called a Continuity Cycle. Each Continuity
Cycle lasts for 85 AEN clock cycles. The first
Continuity Cycle can be followed by additional
Continuity Cycles by keeping TEST low and
continuing to cycle AEN. When TEST is driven
high, the CS8920A exits Boundary Scan mode
and AEN is again used as the ISA-bus Address
Enable.
Figure 6.1 shows a complete Boundary Scan
Continuity Cycle.
Figure 6.2 shows Boundary Scan timing.
CS8920A
122
DS238PP2
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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