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參數(shù)資料
| 型號： | S1C33T01F0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | PLASTIC, QFP-176 |
| 文件頁數(shù)： | 343/581頁 |
| 文件大?。?/td> | 3883K |
| 代理商： | S1C33T01F0A0100 |
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
EPSON
S1C33T01 FUNCTION PART
B-III-9-22
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
I2CRDBU0: Ch. 0 receive data buffer update (D2) / Single-master I2C-bus Ch. 0 DMA status register (0x4032C)
I2CRDBU1: Ch. 1 receive data buffer update (D2) / Single-master I2C-bus Ch. 1 DMA status register (0x4033C)
Set to "1" when the contents of the single-master I
2 C-bus receive data register are updated. This bit is cleared to "0"
when the contents of the receive data register are read out by the CPU or a DMA transfer.
Read "1": The receive data register has been updated.
Read "0": The receive data register has not been updated.
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
RDREQ0_H: Ch. 0 read DMA request signal status (D1) / Single-master I2C-bus Ch. 0 DMA status register
(0x4032C)
WDREQ0_H: Ch. 0 write DMA request signal status (D1) / Single-master I2C-bus Ch. 0 DMA status register
(0x4032C)
RDREQ1_H: Ch. 1 read DMA request signal status (D1) / Single-master I2C-bus Ch. 1 DMA status register
(0x4033C)
WDREQ1_H: Ch. 1 write DMA request signal status (D1) / Single-master I2C-bus Ch. 1 DMA status register
(0x4033C)
Indicates the status of the read DREQ signal and the write DREQ signal.
Read "1": High
Read "0": Low
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
PI2C02-PI2C00: Ch. 0 interrupt level (D[2:0]) / Single-master I2C-bus Ch. 0/1 interrupt priority register (0x402B0)
PI2C12-PI2C10: Ch. 1 interrupt level (D[6:4]) / Single-master I2C-bus Ch. 0/1 interrupt priority register (0x402B0)
Sets the priority level of the single-master I
2 C-bus interrupt.
The interrupt priority can be set to a level in the range 0 to 7 for each channel.
PI2Cx is undefined at initial reset.
At initial reset, the state of this register is undefined.
EI2CI0,EI2CR0,EI2CW0: Ch. 0 interrupt enable (D0, D1, D2) / Single-master I2C-bus Ch. 0/1 interrupt enable
register (0x402B1)
EI2CI1,EI2CR1,EI2CW1: Ch. 1 interrupt enable (D3, D4, D5) / Single-master I2C-bus Ch. 0/1 interrupt enable
register (0x402B1)
Enables or disables the generation of CPU interrupts.
Write "1": Interrupts enabled
Write "0": Interrupt disabled
Read: Valid
The EI2CIx, EI2CRx, and EI2CWx bits enable the command complete/error interrupt, the read DMA request
interrupt, and the write DMA request interrupt for the corresponding channel when set to "1", and disable that
interrupt when set to "0".
At initial reset, the interrupt enable registers are set to "0" (interrupts disabled).
At initial reset, the state of this register is undefined.
相關(guān)PDF資料 |
PDF描述 |
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