參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁數(shù)： 328/581頁
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
S1C33T01 FUNCTION PART
EPSON
B-III-9-9
Table 9.6
IDMA Transfer Control Bits
Ch.
Interrupt factor
IDMA request bit
IDMA enable bit
0
Read DMA request
RI2CR0(D0/0x402B3)
DEI2CR0(D0/0x402B4)
Write DMA request
RI2CW0(D1/0x402B3)
DEI2CW0(D1/0x402B4)
1
Read DMA request
RI2CR1(D2/0x402B3)
DEI2CR1(D2/0x402B4)
Write DMA request
RI2CW1(D3/0x402B3)
DEI2CW1(D3/0x402B4)
If an interrupt factor occurs when the IDMA request and enable bits are set to "1", an IDMA operation is started.
No interrupt request is generated at that point. The interrupt request is generated after the DMA transfer
completes. These bits can be set so that an interrupt is not generated, but only the DMA transfer is performed.
See the "IDMA (Intelligent DMA)" section for details on DMA transfers and interrupt control following DMA
transfer completion.
High-speed DMA
The read DMA request and write DMA request interrupt factors can also start high-speed DMA (HSDMA)
operations.
The Table 9.7 lists the HSDMA channel numbers and trigger setup bits corresponding to each channel.
Table 9.7
HSDMA Trigger Setup Bits
I2CSMST Ch.
HSDMA Ch.
Trigger setup bit
0
HSD0S[3:0] (D[3:0]) / HSDMA Ch. 0/1 trigger set-up register (0x40298)
1
HSD1S[3:0] (D[7:4]) / HSDMA Ch. 0/1 trigger set-up register (0x40298)
0
2
HSD2S[3:0] (D[3:0]) / HSDMA Ch. 2/3 trigger set-up register (0x40299)
1
3
HSD3S[3:0] (D[7:4]) / HSDMA Ch. 2/3 trigger set-up register (0x40299)
For HSDMA to be started by a read DMA request interrupt factor, write "1101" to the trigger setup bits. For
HSDMA to be started by a write DMA request interrupt factor, write "1110" to the trigger setup bits. Note that
in addition to the single-master I
2 C-bus DMA mode setting register settings, the HSDMA side transfer
conditions must be set as well.
The HSDMA operation is started when the interrupt factor occurs.
See the "HSDMA (High-speed DMA)" section for details on HSDMA.
Trap vectors
The default values of the interrupt factor trap vectors are listed below.
Ch. 0 command complete/error interrupt
0x0C001B0
Ch. 0 read DMA request interrupt
0x0C001B4
Ch. 0 write DMA request interrupt
0x0C001B8
Ch. 1 command complete/error interrupt
0x0C001C0
Ch. 1 read DMA request interrupt
0x0C001C4
Ch. 1 write DMA request interrupt
0x0C001C8
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