參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 329/581頁(yè)
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
EPSON
S1C33T01 FUNCTION PART
B-III-9-10
Single-Master I
2C-Bus I/O Memory
Table 9.8 lists the single-master I
2 C-bus core control bits.
Table 9.8
Single-Master I2C-Bus I/O Memory
Name
Address
Register name
Bit
Function
Setting
Init.
R/W
Remarks
–
0 to 7
–
–
P12C12
P12C11
P12C10
–
P12C02
P12C01
P12C00
D7
D6
D5
D4
D3
D2
D1
D0
reserved
I2CSMST Ch.1
interrupt level
reserved
I2CSMST Ch.0
interrupt level
–
X
–
X
–
R/W
–
R/W
0 when being read.
00402B0
(B)
Single-master
I2C-bus Ch.0/1
interrupt
priority
register
–
E12CW1
E12CR1
E12CI1
E12CW0
E12CR0
E12CI0
D7–6
D5
D4
D3
D2
D1
D0
reserved
I2CSMST Ch.1 write DMA request
I2CSMST Ch.1 read DMA request
I2CSMST Ch.1 request
I2CSMST Ch.0 write DMA request
I2CSMST Ch.0 read DMA request
I2CSMST Ch.0 request
–
0
–
R/W
0 when being read.
00402B1
(B)
1 Enabled
0 Disabled
Single-master
I2C-bus Ch.0/1
interrupt
ebable
register
–
F12CW1
F12CR1
F12CI1
F12CW0
F12CR0
F12CI0
D7–6
D5
D4
D3
D2
D1
D0
reserved
I2CSMST Ch.1 write DMA request
I2CSMST Ch.1 read DMA request
I2CSMST Ch.1 request
I2CSMST Ch.0 write DMA request
I2CSMST Ch.0 read DMA request
I2CSMST Ch.0 request
–
0
–
R/W
0 when being read.
00402B2
(B)
1 Factor is
generated
0 No factor is
generated
Single-master
I2C-bus Ch.0/1
interrupt
factor flag
register
–
R12CW1
R12CR1
R12CW0
R12CR0
D7–4
D3
D2
D1
D0
reserved
I2CSMST Ch.1 write DMA request
I2CSMST Ch.1 read DMArequest
I2CSMST Ch.0 write DMA request
I2CSMST Ch.0 read DMA request
–
0
–
R/W
0 when being read.
00402B3
(B)
–
1 IDMA
request
0 Interrupt
request
Single-master
I2C-bus Ch.0/1
IDMA
request
register
–
DE12CW1
DE12CR1
DE12CW0
DE12CR0
D7–4
D3
D2
D1
D0
reserved
I2CSMST Ch.1 write DMA request
I2CSMST Ch.1 read DMArequest
I2CSMST Ch.0 write DMA request
I2CSMST Ch.0 read DMA request
–
0
–
R/W
0 when being read.
00402B4
(B)
–
1 IDMA
enabled
0 IDMA
disabled
Single-master
I2C-bus Ch.0/1
IDMA
enable
register
–
CFP71
CFP70
D7–2
D1
D0
reserved
P72,P73 function selection
P70,P71 function selection
–
0
–
R/W
0 when being read.
004030A
(B)
1 SCL1,SDA1 0 P72,P73
1 SCL0,SDA0 0 P70,P71
P7 function
select register
–
0x0 to 0xFF
I2CTD07
I2CTD06
I2CTD05
I2CTD04
I2CTD03
I2CTD02
I2CTD01
I2CTD00
D7
D6
D5
D4
D3
D2
D1
D0
Single-master I2C-bus Ch.0
transmit data
I2CTD07 = MSB
I2CTD00 = LSB
0
R/W Initialized by software
reset
0040320
(B)
Single-master
I2C-bus Ch.0
transmit data
register
0x0 to 0xFF
I2CRD07
I2CRD06
I2CRD05
I2CRD04
I2CRD03
I2CRD02
I2CRD01
I2CRD00
D7
D6
D5
D4
D3
D2
D1
D0
Single-master I2C-bus Ch.0
receive data
I2CRD07 = MSB
I2CRD00 = LSB
0
R
Initialized by software
reset
0040321
(B)
Single-master
I2C-bus Ch.0
receive data
register
–
I2CSR0
CLKW0
TACK0
TRNS02
TRNS01
TRNS00
D7–6
D5
D4
D3
D2
D1
D0
reserved
Ch.0 dual-wavelength reset
Ch.0 clock wait
Ch.0 transmit ACK signal
Ch.0 operate command
TRNS0[2:0]
–
Transfer mode
Generate start condition
Generate stop condition
Receive data
Transfer data
Dummy DMA send mode
Dummy DMA receive mode
Clear error flag
–
0
–
R/W
0 when being read.
Initialized by software reset
0040322
(B)
1 Reset
0 Clear
1 On
0 Off
1
0 NACK
Single-master
I2C-bus Ch.0
control
register
0
1
0
1
0
1
0
1
0
1
Other values
ACK
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PDF描述
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