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參數(shù)資料
| 型號(hào)： | S1C33T01F0A0100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176 |
| 封裝： | PLASTIC, QFP-176 |
| 文件頁數(shù)： | 315/581頁 |
| 文件大?。?/td> | 3883K |
| 代理商： | S1C33T01F0A0100 |
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III PERIPHERAL BLOCK: SERIAL INTERFACE
S1C33T01 FUNCTION PART
EPSON
B-III-8-37
IRRL0: Ch.0 IrDA input logic inversion (D2) / Serial I/F Ch.0 IrDA register (0x401E4)
IRRL1: Ch.1 IrDA input logic inversion (D2) / Serial I/F Ch.1 IrDA register (0x401E9)
IRRL2: Ch.2 IrDA input logic inversion (D2) / Serial I/F Ch.2 IrDA register (0x401F4)
IRRL3: Ch.3 IrDA input logic inversion (D2) / Serial I/F Ch.3 IrDA register (0x401F9)
Inverts the logic of the IrDA input signal.
Write "1": Inverted
Write "0": Not inverted
Read: Valid
When using the IrDA interface, set the logic of the signal that is input from an external infrared-ray communication
circuit to the chip to suit the serial interface. If IRRLx is set to "1", a high pulse is input as a logic "0". If IRRLx is
set to "0", a low pulse is input as a logic "0".
At initial reset, IRRLx becomes indeterminate.
IRMD01–IRMD00: Ch.0 IrDA interface mode selection (D[1:0]) / Serial I/F Ch.0 IrDA register (0x401E4)
IRMD11–IRMD10: Ch.1 IrDA interface mode selection (D[1:0]) / Serial I/F Ch.1 IrDA register (0x401E9)
IRM21–IRM20: Ch.2 IrDA interface mode selection (D[1:0]) / Serial I/F Ch.2 IrDA register (0x401F4)
IRM31–IRM30: Ch.3 IrDA interface mode selection (D[1:0]) / Serial I/F Ch.3 IrDA register (0x401F9)
Selects the IrDA interface function.
Table 8.12
IrDA Interface Setting
IRMDx1
IRMDx0
Interface mode
1
Do not set. (reserved)
1
0
IrDA 1.0 interface
0
1
Do not set. (reserved)
0
Normal interface
When using the IrDA interface function, write "10" to IRMDx while setting to an asynchronous mode for the transfer
mode. If the IrDA interface function is not to be used, write "00" to IRMDx.
At initial reset, IRMDx becomes indeterminate.
Note: This selection must always be performed before the transfer mode and other conditions are set.
PSIO02–PSIO00: Ch.0 interrupt level (D[6:4]) / 8-bit timer, serial I/F Ch.0 interrupt priority register (0x40269)
PSIO12–PSIO10: Ch.1 interrupt level (D[2:0]) / Serial I/F Ch.1 A/D interrupt priority register (0x4026A)
PSIO22–PSIO20: Ch.2 interrupt level (D[2:0]) / 8-bit timer, serial I/F Ch.2/3 interrupt priority register (0x4026E)
PSIO32–PSIO30: Ch.3 interrupt level (D[6:4]) / Serial I/F Ch.2/3 A/D interrupt priority register (0x4026E)
Sets the priority level of the serial-interface interrupt.
The interrupt priority level can be set for each channel in the range of 0 to 7.
At initial reset, PSIOx becomes indeterminate.
ESERR0, ESRX0, ESTX0: Ch.0 interrupt enable (D0,D1,D2) / Serial I/F Ch.0/1 interrupt enable register (0x40276)
ESERR1, ESRX1, ESTX1: Ch.1 interrupt enable (D3,D4,D5) / Serial I/F Ch.0/1 interrupt enable register (0x40276)
ESERR2, ESRX2, ESTX2: Ch.2 interrupt enable (D0,D1,D2) / Serial I/F Ch.0/1 interrupt enable register (0x40279)
ESERR3, ESRX3, ESTX3: Ch.3 interrupt enable (D3,D4,D5) / Serial I/F Ch.0/1 interrupt enable register (0x40279)
Enable or disable interrupt generation to the CPU.
Write "1": Interrupt enabled
Write "0": Interrupt disabled
Read: Valid
The ESERRx, ESRXx, and ESTXx bits are interrupt enable bits corresponding to receive-error, receive-buffer full,
and transmit-buffer empty interrupt factors, respectively, in each channel. The interrupts for which this bit is set to
"1" are enabled, and the interrupts for which this bit is set to "0" are disabled.
At initial reset, all these bits are set to "0" (interrupts disabled).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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