參數(shù)資料
型號(hào)： S1C33T01F0A0100
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 60 MHz, RISC MICROCONTROLLER, PQFP176
封裝： PLASTIC, QFP-176
文件頁(yè)數(shù)： 337/581頁(yè)
文件大?。?/td> 3883K
代理商： S1C33T01F0A0100
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III PERIPHERAL BLOCK: SINGLE MASTER I2C-BUS
EPSON
S1C33T01 FUNCTION PART
B-III-9-16
CLKW0: Ch. 0 clock wait (D4) / Single-master I
2C-bus Ch. 0 control register (0x40322)
CLKW1: Ch. 1 clock wait (D4) / Single-master I
2C-bus Ch. 1 control register (0x40332)
Selects use of the clock wait function.
Write "1": Clock wait function used.
Write "0": Clock wait function not used.
Read: Valid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
TACK0: Ch. 0 transmit ACK signal (D3) / Single-master I
2C-bus Ch. 0 control register (0x40322)
TACK1: Ch. 1 transmit ACK signal (D3) / Single-master I
2C-bus Ch. 1 control register (0x40332)
Sets the ACK signal sent to the slave in receive mode.
Write "1": ACK signal
Write "0": NACK signal
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
Note: When DMA is used, the value of TACKx is only used during the transfer of the last byte. (An ACK is
always sent to delimit intermediate bytes.)
TRNS02-TRNS00: Ch. 0 operate command (D[2:0]) / Single-master I2C-bus Ch. 0 control register (0x40322)
TRNS12-TRNS10: Ch. 1 operate command (D[2:0]) / Single-master I2C-bus Ch. 1 control register (0x40332)
Specifies the commands that specify single-master I
2 C-bus core operation and the start of that operation.
Table 9.10
Transfer Commands
TRNS[2:0]
Operation
001
Issues an I
2C-bus start condition
010
Issues an I
2C-bus stop condition
011
I
2C-bus data receive
100
I
2C-bus data transfer
101
Dummy DMA send mode*
110
Dummy DMA receive mode*
Any other value
Clears the single-master I
2C-bus error status register error flag.
These bits are cleared to "000" by a software reset (I2CSRx = "1").
Note: In the dummy DMA mod es, only a DMA tran sfer is performed without performing an I
2C-bus
transmit or receive operation.
RUN0: Command operation state (D7) / Single-master I
2C-bus Ch. 0 status register (0x40323)
RUN1: Command operation state (D7) / Single-master I
2C-bus Ch. 1 status register (0x40333)
Indicates whether or not a command operation (TRNSx[2:0]) is executing.
Read "1": A command is executing
Read "0": Command wait state
Write: Invalid
This bit is cleared to "0" by a software reset (I2CSRx = "1").
At initial reset, the state of this register is undefined.
SSDA0: SDA0 status (D5) / Single-master I
2C-bus Ch. 0 status register (0x40323)
SSCL0: SCL0 status (D4) / Single-master I
2C-bus Ch. 0 status register (0x40323)
SSDA1: SDA1 status (D5) / Single-master I
2C-bus Ch. 1 status register (0x40333)
SSCL1: SCL1 status (D4) / Single-master I
2C-bus Ch. 1 status register (0x40333)
Indicates the current SDAx and SCLx line status.
At initial reset, the state of this register is undefined.
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